• 센서학회지
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• 제31권5호
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• pp.324-329
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• 2022

This paper proposes a shift-register-based multichannel ultrasonic focusing delay control method using a complex programmable logic device (CPLD) for a high resolution of ultrasonic focusing system. The proposed method can achieve the ultrasonic focusing through the delay control of driving signals of each ultrasonic transducer of an ultrasonic array. The delay of the driving signals of all ultrasonic channels can be controlled by setting the shift register in the CPLD. The experiment verified that the frequency of the clock used for the delay control increased, the error of the focusing point decreased, and the diameter of the focusing point decreased as the length of the shift register in the proposed method. The proposed method used only one CPLD for ultrasonic focusing and did not require to use complex hardware circuits. Therefore, the resources required for the design of an ultrasonic focusing system could be reduced. The proposed method can be applied to the fields of human computer interaction (HCI), virtual reality (VR) and augmented reality (AR).

• 한국산학기술학회논문지
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• 제21권10호
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• pp.291-298
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• 2020

태양광(PV, Photovoltaic) 시스템의 발전량은 일사량 및 기온 등 날씨 변수에 따라 변동한다. 특히 일사량 변화에 민감하게 반응하는 PV 시스템의 출력 특성은 최대 전력 점 추적(MPPT, Maximum Power Point Tracking) 제어를 통해 변화하는 기상 환경에서도 효율적이며 안정적으로 최대 전력을 생산할 수 있다. 본 논문에서는 PV 시스템의 전력생산 효율 개선과 안정성을 높이기 위해 퍼지 로직 기반의 MPPT 제어 방법을 제안한다. 제안한 방법의 성능 검증을 위해, 동일 기상 조건하에서 기존의 대표적인 MPPT 제어방식인 P&O(Perturb and Observe)와 새로 제안한 퍼지 로직의 효율과 안정성을 실증적으로 비교 및 평가한다. 더욱이 하드웨어의 안정도 및 신뢰도 향상을 위해 설계한 회로를 인쇄 회로 기판(PCB, Printed Circuit Board)으로 제작하여 실험을 진행했다. 특정 기간동안 prototype으로 진행한 실험 결과를 통해, 본 논문에서 제안한 퍼지 로직 기반의 MPPT가 기존의 P&O MPPT 대비 4.4% 이상의 효율 개선과, 최대 전력 점에서 변동 폭의 39.7% 이상 감소가 확인된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1022-1027
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• 2003

The Motion controllers provide the sophisticated performance and enhanced capabilities we can see in the movements of robotic systems. Several types of motion controllers are available, some based on the kind of overall control system in use. PLC (Programmable Logic Controller)-based motion controllers still predominate. The many peoples use MCU (Micro Controller Unit)-based board level motion controllers and will continue to in the near-term future. These motion controllers control a variety motor system like robotic systems. Generally, They consist of large and complex circuits. PLC-based motion controller consists of high performance PLC, development tool, and application specific software. It can be cause to generate several problems that are large size and space, much cabling, and additional high coasts. MCU-based motion controller consists of memories like ROM and RAM, I/O interface ports, and decoder in order to operate MCU. Additionally, it needs DPRAM to communicate with host PC, counter to get position information of motor by using encoder signal, additional circuits to control servo, and application specific software to generate a various velocity profiles. It can be causes to generate several problems that are overall system complexity, large size and space, much cabling, large power consumption and additional high costs. Also, it needs much times to calculate velocity profile because of generating by software method and don't generate various velocity profiles like arbitrary velocity profile. Therefore, It is hard to generate expected various velocity profiles. And further, to embed real-time OS (Operating System) is considered for more reliable motion control. In this paper, the structure of chip-based precision motion controller is proposed to solve above-mentioned problems of control systems. This proposed motion controller is designed with a FPGA (Field Programmable Gate Arrays) by using the VHDL (Very high speed integrated circuit Hardware Description Language) and Handel-C that is program language for deign hardware. This motion controller consists of Velocity Profile Generator (VPG) part to generate expected various velocity profiles, PCI Interface part to communicate with host PC, Feedback Counter part to get position information by using encoder signal, Clock Generator to generate expected various clock signal, Controller part to control position of motor with generated velocity profile and position information, and Data Converter part to convert and transmit compatible data to D/A converter.

• 대한전자공학회논문지SD
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• 제37권4호
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• pp.80-89
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• 2000

본 논문에서는 시간제약 조건하에서 순차회로를 위한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한다. 조합논리 부분을 DAG로 표현하여 그래프 분할과 collapsing, bin packing을 수행한다. 그래프 분할에서 DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행시간을 개선하기 위한 것이다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 17.01% 감소되었고, TMCPLD에 비해 수행 시간이 감소되었다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.224-234
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• 2000

본 논문에서는 시간제약 조건하에서 순차회로를 위한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 앙웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 게산하여 CPLD를 구성하고 있는 CLV의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었고, TMCPLD에 비해 수행 시간이 감소되었다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.913-920
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• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.80-89
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• 2006

급격한 공정 기술의 발전과 새로운 소재의 도입은 공정 제어를 어렵게 할 뿐만 아니라, 공정 편차를 증가시킨다. 이러한 공정 편차는 레이아웃상의 데이타와 실제 웨이퍼 상의 데이타간의 차이를 유발시킴으로써, 설계자가 원하는 성능을 갖는 회로를 구현하는데 많은 장애가 되고 있다. 따라서, 본 논문은 공정 편차가 회로의 특성에 미치는 영향을 $0.13{\mu}m$ 이하의 설계에 반영 할 수 있도록 배선의 worstcase를 정확하고 빠르게 결정할 수 있는 새로운 설계 환경을 구현하였다. 이를 위하여 Common Geometry와 Maximum Probability 기법을 개발하였으며, 이들을 기반으로 새로운 worstcase 최적화 알고리즘을 제안하였다. 본 논문께서 제안된 알고리즘의 정확성 검증은 UMC $0.13{\mu}m$ Logic 공정을 사용하여 제작된 31단 Ring Oscillator의 시간 지연(Delay time)을 측정값과 비교하였다. 검증 결과, 제안된 알고리즘을 사용하여 worstcase 최적화를 할 경우, 신호선 위에 도선이 있는 경우와 없는 경우 모두 상대 오차가 1.0% 내외로 기존의 optimizer를 사용한 경우에 비하여 두배이상 정확함을 알 수 있었다. 또한, 새로운 worstcase 설계 환경을 사용하여 최적화한 경우, 기존의 optimizer를 사용하여 최적화한 경우에 비하여 worstcase 최적화 속도가 약 32.01% 단축되었음을 확인하였다. 더불어, 기존의 방법으로 정확한 시뮬레이션이 어려웠던 비정규분포를 갖는 경우에 대해서도 정확한 worstcase를 예측함을 확인하였다.

• 전자공학회논문지
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• 제52권12호
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• pp.99-108
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• 2015

클럭 펄스에 동기 되어 동작하는 임베디드 마이크로컨트롤러는 미션 크리티컬한 응용환경에서 입력 클럭에 가해지는 급격한 전기적 왜란의 영향에 의해 오동작이 발생되기 쉽다. 다양한 외부 전기적 노이즈에 대한 내성 있는 시스템 동작이 요구되며 시스템 클럭 관점에서 견고한 회로 디자인 기술이 점차 중요한 이슈가 되고 있다. 본 논문에서는 이러한 시스템의 비이상적인 상황을 방지하기 위해 자동 클럭 에러 검출을 위한 온 칩클럭 컨트롤러 구조를 제안한다. 이를 위해 에지 검출기, 노이즈 제거기와 글리치 프리 클럭 스위칭 회로를 적용하였고, 에지 검출기는 입력 클럭의 비이상적인 저주파수 상태를 검출하는데 사용 되었으며, 딜레이 체인 회로를 이용한 클럭 펄스의 노이즈 제거기는 글리치 성분을 검출 할 수 있도록 하였다. 이렇게 검출된 입력 클럭의 비이상적인 상황은 글리치 프리 클럭 변환기에 의해 백업 클럭으로 스위칭하게 된다. 회로 시뮬레이션을 통해 제안된 백업 클럭 변환기의 동작을 검증하였고 테스트환경에서 방사노이즈를 인가하였을 때 시스템 클럭의 내성에 대한 주파수 특성을 평가하였다. 본 기법을 범용 MCMCU 구조에 추가적으로 적용하여 작은 하드웨어의 추가만으로도 시스템 클럭의 안전성을 확보하는 하나의 방법을 제시한다.

• 디지털융복합연구
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• 제16권7호
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• pp.223-229
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• 2018

최근 전기기기로 인한 화재발생이 급증함에 따라 기기에 대한 안전진단의 필요성이 높아지고 있다. 본 연구는 지능형의 Fuzzy기술을 이용한 전기기기의 안전진단에 관한 것으로 기기의 사용전류특성, 누적사용시간, 열화특성 및 Arc특성 등의 복합적인 전기안전 요인을 검출하여 진단한다. 이들 안전요인을 실시간으로 추출하기 위하여 각종 Sensor회로, DSP(Digital Signal Processor) 신호처리회로, 무선통신회로 등으로 구성된 Board를 설계하였고, 추출된 4가지 진단정보를 이용하여, 기기의 안전정도를 퍼지수치 값으로 표시하기 위하여 각 정보마다 Gaussian function을 사용한 퍼지 알고리즘을 설계하고 DSP에 실장 하였다. 지능적인 퍼지알고리즘은 4가지의 진단정보를 입력받아 퍼지엔진으로 추론하고 해당기기의 종합적인 안전 상태를 사람의 감성에 익숙한 100단계의 아날로그 퍼지 값으로 출력한다. 본 연구에서 구현된 DSP 하드웨어와 퍼지 알고리즘을 융합한 보드의 실험을 통하여, 전기기기의 운전 중 실시간 안전 상태를 복합적으로 검출하고, 사람에게 친화적인 감성적 퍼지 값으로 진단결과를 출력하는 기능을 소형의 DSP Board에서 구현할 수 있음을 입증하였다. 향후 인공지능 전용 Micom이 출시된다면 지능을 바탕으로 보다 진보된 진단 시스템을 연구할 수 있을 것으로 기대한다.