• 전자공학회논문지D
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• 제35D권10호
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• pp.39-50
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• 1998

넓은 통과대역과 좁은 천이대역폭을 갖는 디지털 필터는 이동통신 장비의 CODEC이나 의료장비등에 사용된다. 이러한 주파수 특성을 갖는 디지털 필터는 다른 주파수 특성의 디지털 필터에 비해 계수 및 내부신호의 양자화 영향을 크게 받기 때문에 긴 워드 길이가 요구되며 이로 인해 칩의 면적 및 소모 전력이 증가한다. 본 논문에서는 이러한 주파수 특성을 갖는 디지털 필터의 저전력 구현을 위하여 CPL (Complementary Pass-Transistor Logic), 격자 웨이브 디지털 필터와 수정된 DIFIR (Decomposed & Interpolated FIR) 알고리듬을 이용한 설계 방법을 제시한다. CPL에서의 단락전류 성분을 줄이기 위하여 PMOS 몸체효과, PMOS latch 및 weak PMOS를 이용하는 3가지 방법에 대해 시뮬레이션을 통하여 비교한 결과 전파지연, 에너지 소모 및 잡음여유 면에서 PMOS latch를 사용하는 방법이 가장 유리하였다. 통찰력을 가지고 CPL 회로를 최적화하기 위해 CPL 기본구조에 대해 시뮬레이션 결과로부터 전파지연과 에너지 소모에 대한 경험식을 유도하여 트랜지스터의 크기를 정하는데 적용하였다. 또한 필터계수를 CSD (Canonic Signed Digit)로 변환하고 계수 양자화 프로그램을 이용하여 필터계수의 non-zero 비트수를 최소화시켜 곱셈기를 효율적으로 구현하였다. 알고리듬 측면에서 하드웨어 비용을 최소화하기 위해 수정된 DIFIR 알고리듬을 사용하였다. 시뮬레이션 결과 제안된 방법의 전력 소모가 기존 방법보다 38% 정도 감소되었다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.47-56
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• 1999

반도체 칩의 집적도가 급격히 향상됨에 따라 칩의 I/O 수가 증ㅇ가하여 패키지의 크기가 커질 뿐 아니라 칩 자체의 가격보다 패키지의 가격이 높아지고 있는 실정이다. 따라서 집적도의 증가에 의한 I/O 수으이 증가를 억제할 수있는 방법이 요구되고 있다. 본 논문에서는 CTR(Constant-Transition-Rate) 코드 심벌 펄스의 상승 예지와 하강 예지의 위치에 따라 각각 2비트 씩의 디지털 데이터를 엔코딩함으로써 I/O 핀 수를 50% 감소 시킬 수 있는 I/O 인터페이스 회로를 제안한다. 제안한 CTR 코드의 한 심벌은 4비트 데이터를 포함하고 있어 기존의 인터페이스 회로와 비교하여 심벌 속도가 절반으로 감소되고, 엔코딩 신호의 단위 시간당 천이 수가 일정하며, 천이 위치가 넓게 분산되어 동시 스위칭 잡음(Simultaneous Switehing Noise, SSN)이 작아진다. 채널 엔코더는 논리 회로만으로 구현하고, 채널 디코더는 오버샘플링(oversampling) 기법을 이용하여 신호를 복원하는 입출력 회로를 설계하였다. 설계한 회로는 0.6${\mu}m$ CMOS SPICE 파라미터를 이용하여 시뮬레이션함으로써 동작을 검증하였으며, 동작 속도는 200 Mbps/pin 이상이 됨을 확인 하였다. 제안한 방식을 Altera사의 FPGA를 이용하여 구성하였으며, 구성한 회로는 핀 당 22.5 Mbps로 데이터를 전송함을 실험적으로 검증하였다.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1868-1876
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• 2010

본 논문에서는 logic 공정 기반의 소자만 사용한 256bit EEPROM IP를 설계하였다. 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 제한하기위해 EEPROM의 코어 회로인 CG (Control Gate)와 TG (Tunnel Gate) 구동 회로를 제안하였다. 그리고 DC-DC converter인 VPP (=+4.75V), VNN (-4.75V)과 VNNL (=VNN/3) generation 회로를 제안하였고 CG와 TG 구동 회로에 사용되는 switching power인 CG_HV, CG_LV, TG_HV, TG_LV, VNNL_CG와 VNNL_TG 스위칭 회로를 설계하였다. 일반적인 모의실험 조건에서 read, program, erase 모드의 전력 소모는 각각 $12.86{\mu}W$, $22.52{\mu}W$, $22.58{\mu}W$으로 저전력 소모를 갖는다. 그리고 테스트 칩을 측정한 결과 256bit이 정상적으로 동작을 하였으며, VPP, VNN, VNNL은 4.69V, -4.74V, -1.89V로 목표 전압 레벨이 나왔다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 한국전자파학회논문지
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• 제28권7호
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• pp.540-549
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• 2017

논리회로로 구성된 위상주파수 검출기(Phase Frequency Detector: PFD)는 집적회로 구현의 용이성으로 인해 위상잠금회로(Phase Locked Loop: PLL)에 널리 사용되고 있다. 반면, 주파수 잠금회로(Frequency Locked Loop: FLL)는 PLL에서 기준발진기를 제거하고 공진기가 기준발진기 역할을 하는 구성이다. FLL 구성에는 주파수 검출기(Frequency Detector: FD)가 반드시 필요하며, 통상적으로 혼합기(mixer)로 구성된 주파수 검출기를 이용한 FLL을 구성하게 된다. 본 논문에서는 혼합기를 이용한 FD대신에, PFD의 범용성을 고려하여, 마이크로스트립으로 구성된 1.175 GHz 공진기와 PFD를 이용하여 FD를 구성하였다. 또한 설계된 FD를 이용 주파수 1.175 GHz에서 발진하는 FLL을 구성하였다. 혼합기(mixer)를 이용한 FD로 구성된 FLL과 비교결과 제안된 FLL은 FLL 대역 내에서 혼합기 FD를 이용한 FLL에 비하여 위상잡음 성능이 우수한 것을 확인하였다.

• 한국정보처리학회논문지
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• 제5권9호
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• pp.2378-2387
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• 1998

본 논문에서는 VLSI 회로의 내장 자체 테스트(Built-In Self-Test)를 위한 효율적인 공간 응답 압축기의 설계 방식을 제안한다. 제안하는 공간 압축기의 설계 방식은 테스트 대상 회로의 구조와는 독립적으로 적용할 수 있다. 기존의 공간 응답 압축기는 하드웨어 오버헤드(hardware overheads)가 크고, 고장 응답을 비고장 응답으로 변환시키는 에일리어싱(aliasing)에 의해 고장 검출률(fault coverage)을 감소시켰으나, 제안하는 방식에 의해 설계된 공간 응답 압축기는 기존의 방법에 비해 하드웨어 오버헤드가 작고, 고장 검출률을 감소시키지 않는다. 또한, 제안하는 방식은 일반적인 N-입력 논리 게이트로 확장이 가능하여 테스트 대상 회로의 출력 시퀸스에 따른 가장 효율적인 공간 응답 압축기를 설계할 수 있다. 제안한 설계 방식은 SUN SPARC Workstation 상에서 C 언어를 사용하여 구현하며, ISCAS'85 벤치마크 회로를 대상으로 선형 피드백 시프트 레지스터(Linear Feedback Shift Registers)에 의해 생성된 의사 랜덤(pseudo random)패턴을 입력원으로 사용하여 시뮬레이션을 수행하므로써 그 타당성과 효율성을 입증한다.

• 조명전기설비학회논문지
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• 제24권1호
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• pp.28-34
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• 2010

발광다이오드(LED)의 휘도를 제어하는 기존 방식은 펄스폭변조(PWM)방식이 주로 사용되었다. PWM 방식은 LED의 점등시간비와 휘도가 비례하는 아날로그적인 방식으로 통신 등의 디지털 방식과는 호환이 어려운 단점을 가지고 있다. 본 연구에서는 디지털 방식으로 적, 녹, 청색 LED의 휘도를 제어하는 실험을하였다. 이를 위해 LED 구동회로와 디지털 논리회로로 구성된 LED 디지털제어 장치를 개발하였다. 디지털 입력에 대한 적, 녹, 청색 LED의 점등 펄스 수를 제어하여 다양한 광색을 구현하고, 측정한 광색의 x, y 색도좌표가 원하는 색의 CIE 색도도 영역에 포함될 수 있도록 디지털 코드를 최적화시켰다. 본 연구 결과는 디지털 통신을 이용한 LED 램프의 원격 제어로 풀 컬러를 구현하는데 효과적으로 활용될 수 있다.

• 전자공학회논문지
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• 제51권6호
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• pp.124-131
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• 2014

본 논문은 무선 개인영역네트워크 환경에서 중계 프로토콜 기능을 가진 시분할다중접속방식(TDMA)의 적응형 기저대역 중계모뎀을 설계한 내용을 기술한다. 설계한 기저대역 중계모뎀은 마스터 동기 신호에 의해 제어되며 최대 14홉의 중계 네트워크를 구성할 수 있다. 효과적인 데이터 중계 통신을 위해 단일포트 메모리에서 우선권을 사용하여 내부 버퍼 설계를 최적화하였다. 그리고 메모리 버스 제어기는 합성된 게이터 수를 최소화시킬 수 방법으로 설계하였다. 협대역 TDMA 중계 통신의 동기 기능을 구현하기 위하여 네트워크 슬롯 동기회로와 프레임 동기회로를 분리하여 게이트수를 줄였다. 이 방법을 사용하여 9만 게이트의 Xilinx FPGA XC6SLX9에서 약 37%(34,000게이트)를 사용하였다. 32비트 싱크워드를 사용한 1024비트 프레임의 통신 수신율은 약 96.4%이다. 설계된 기저대역 중계모뎀을 사용하여 14홉의 중계에서 측정한 최대전송지연시간은 230.4ms이다.

• 전자공학회논문지
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• 제52권6호
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• pp.70-76
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• 2015

본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

• 한국정보처리학회논문지
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• 제4권2호
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• pp.628-638
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• 1997

VSLI회로에서 스위치 레벨 결함 모델은 stuck-at결함만 사용하는데 한계가 있다. 따라서 본 연구는 스위치 레벨 결함 모델인 트랜지스터 stuck-open과 stuck-close결함을 다룰 수 있는결함 시뮬레이터를 구현한다. 스위치 레벨 회로는 이론적으로 신호 흐름이 양방향으로 전달되지만 실제로 대부분의 신호 흐름은 약 95%정도가 단 방향을로 설정되어 평가되는 것으로 나타내고 있다. 본 연구에서는 스위치 레벨 회로를 단반향 그래프 모델 로 변환시켜 해석한다. 스위치 레벨 회로는 EDIF컴파일러에 의해 입력되고 두개의 단방향으로 재구성된 자료구조를 만든다. 스위치 레벨 회로는 신호 흐름 경로가 도입되는 지배적 경로 기법이 제시된다. 지배적 경로는 경로를 판단하여 최종 출력 상태값을 결정하는 논리 시뮬레이션을 수행한다. 스위치 레벨 결함 시뮬레이션은 노들들로 연결되는 경로 상에 임의 트랜지스터의 stuck-open,stuck-close 결함을 주입시키고, 트랜지스터 저항값을 적용한 노드세기의 계산에 의한 지배적 경로를 평가한다. 이때 최초 입력은 two pattern vector를 인가하여 정상회로의 최종 출력 상태값과 결함회로의 출력 상태값을 비교하여 결함 검색하며, 그결함 검색의 정확성 을 보인다.