• Progress in Superconductivity
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• 제9권2호
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• pp.157-161
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• 2008

Due to high speed operations and ultra low power consumptions RSFQ logic circuit is a very good candidate for future electronic device. The focus of the RSFQ circuit development has been on the advancement of analog-to-digital converters and microprocessors. Recent works on RSFQ ALU development showed the successful operation of an 1-bit block of ALU at 40 GHz. Recently, the study of an RSFQ analog-to-digital converter has been extended to the development of a single chip RF digital receiver. Compared to the voltage logic circuits, RSFQ circuits operate based on the pulse logic. This naturally leads the circuit structure of RSFQ circuit to be pipelined. Delay time on each pipelined stage determines the ultimate operating speed of the circuit. In simulations, a two junction Josephson transmission line's delay time was about 10 ps, a splitter's 14.5 ps, a switch's 13 ps, a half adder's 67 ps. Optimization of the 4-bit ALU circuit has been made with delay time consideration to operate comfortably at 10 GHz or above.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.721-724
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• 2006

본 논문에서는 분할기법을 이용하여 디지털논리스위칭함수를 구성하는 한가지 방법을 제안하였다. 먼저, 디지털논리시스템에 대한 분할기법의 개념을 서술하였고, 본 논문에서 사용되는 각종 정의에 대해 논의하였다. 또한, 제안한 방법으로 구한 디지털논리스위칭함수를 회로설계하기 위해 먼저, 각각의 분할함수에 기초를 둔 Building Block(BB)을 구성에 대해 서술하였다. 그리고 이들 BB를 근간으로 회로설계하는 방법에 대해 논의하였다. 그리고 제안한 방법을 적용 예를 들어 그 결과를 기존의 방법과 비교 및 검토하였다. 그 결과 기존의 방법에 비해 효과적인 cost를 얻을 수 있었다.

• 한국통신학회논문지
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• 제10권1호
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• pp.42-47
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• 1985

본 논문에서는 대각선으로 출력이 1이 되는 양수 =1을 실현하는 간단한 논리회로를 제시하며 동시에 2출력을 갖는 ROM구조의 $\textrm{I}^2\textrm{L}$에 의한 다치논리회로의 설계를 제시한다. 제시된 회로는대칭적인 다치진리치표의 회로설계와 독립변수를 갖는 다치진리치표의 회로설계에 적합하다. 또한 Galois field(GF) 다치진리치표에 적용하였다.

• 컴퓨터교육학회논문지
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• 제11권2호
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• pp.65-78
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• 2008

기존의 교육용 디지털 시뮬레이터들은 논리소자(AND, OR gate 등)의 입력 포트 수, 선의 상태변화, custom component등에 대한 제한이 있다. 본 논문에서는 이러한 제한을 완화시키고, 큰 규모의 논리를 여러 개의 도면으로 나누어 처리할 수 있는 확장형 디지털 논리 회로 시뮬레이터 XSIM (eXpandable digital logic circuit SIMulator)을 제안한다. XSIM은 큰 회로를 여러 개의 페이지로 나누어 작업이 가능함으로 복잡한 논리도면 구성이나, 팀별수업에 도움이 될 것으로 기대된다.

• 전기전자학회논문지
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• 제12권4호
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• pp.211-216
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• 2008

이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 8${\times}$8 비트 병렬 곱셈기를 설계하였다. 설계한 곱셈기는 회로가 동작 하지 않을 때의 정적 전류의 소모를 최소화하기 위하여 슬립 트랜지스터 (sleep-transistor)를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하였다. 설계한 곱셈기는 기존 MOS 전류모드 논리회로에 비해 대기전력소모가 1/50으로 감소하였다. 또한, 이 회로는 기존 MOS 전류모드 논리회로에 비해 전력소모에서 10.5% 감소하였으며, 전력소모와 지연시간의 곱에서 11.6%의 성능 향상이 있었다. 이 회로는 삼성 0.35${\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.153-156
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• 2001

This paper analyzes the 74LS381 ALU and designs its equivalent circuit. The 74LS381 ALU is arithmetic logic units(ALUs)/function generators that perform eight binary arithmetic/logic operations on two 4-bit words. However there are only little information to understand and design this circuit. Thus, we not only analyzed it but also designed an equivalent circuit to the 74LS381.

• Journal of Information Display
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• 제6권1호
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• pp.17-21
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• 2005

We explored a new way of designing dynamic logic gates with low temperature polysilicon thin film transistors to increase the speed. The proposed architecture of logic gates utilizes the structural advantage of smaller junction capacitance of thin film transistors. This method effectively blocks leakage of current through the thin film transistors. Furthermore, the number of transistors used in logic gates is reduced thereby reducing power consumption and chip area. Through HSPICE .simulation, it is confirmed that the circuit speed is also improved in all logic gates designed.

• 한국정보통신학회논문지
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• 제11권3호
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• pp.491-499
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• 2007

본 논문에서는 Reed-Muller 전개식에 의한 3치 논리 회로를 설계하는 한 가지 방법을 제시하였다. 제시된 3치 논리 회로의 설계 방법은 Reed-Muller 전개식의 계수에 대하여 모든 변수의 차수를 검사하여 RME 모듈(Reed-Muller Expansions module)의 수를 최소화하는 최적의 제어 입력 변수의 순서를 결정한다. 최적의 제어 입력 변수의 순서는 회로 비용 행렬의 계산에 사용되며, 이 회로 비용 행렬의 계산 결과를 이용하여 Reed-Muller 전개식에 의한 RME 모듈의 나무 구조의 3치 논리 회로를 설계한다. 제시된 방법은 최적 제어 입력 변수를 찾는데 유일하게 단위시간 내에 수행되며, 컴퓨터 프로그램이 가능하고, 프로그래밍 수행 시간이 $3^n$이다.

• 전자공학회지
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• 제25권5호
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• pp.31-41
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• 1998

With the advent of portable electronic systems, power consumption has recently become a major issue in circuit and system design. Furthermore, the sophisticated fabrication technology makes it possible to embed more functions and features in a VLSI chip, consequently calling for both higher performance and lower power to deal with the ever growing complexity of system algorithms than in the past. VLSI designers should cope with two conflicting constraints, high performance and low power, offering an optimum trade off of these constraints to meet requirements of system. Historically, VLSI designers have focused on performance improvement, and power dissipation was not a design criteria but an afterthought. This design paradigm should be changed, as power is emerging as the most critical design constraint. In VLSI design, low power design can be accomplished through many ways, for instance, process, circuit/logic design, architectural design, and etc.. In this paper, a few low power design examples, which have been used in 8 bit micro-controller core, and can be used also in 4/16/32 bit micro-controller cores, are presented in the areas of circuit, logic and architectural design. We first propose a low power guidelines for micro-controller design in SAMSUNG, and more detailed design examples are followed applying 4 specific design guidelines. The 1st example shows the power reduction through reduction of number of state clocks per instruction. The 2nd example realized the power reduction by applying RISC(Reduced Instruction Set Computer) concept. The 3rd example is to optimize the algorithm for ALU(Arithmetic Logic Unit) to lower the power consumption, Lastly, circuit cells designed for low power are described.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.347-350
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• 2000

We present the design of ternary flip-flop which is based on ternary logic so as to process ternary data. These flip-flops are fabricated with ternary voltage mode NOR, NAND, INVERTER gates. These logic gate circuits are designed using CMOS and obtained the characteristics of a lower voltage, a lower power consumption as compared to other gates. These circuits have been simulated with the electrical parameters of a standard 0.25 micron CMOS technology and 2.5 volts supply voltage. The Architecture of proposed ternary flip-flop is highly modular and well suited for VLSI implementation, only using ternary gates.