• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2003년도 International Meeting on Information Display
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• pp.227-229
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• 2003

We present a process for printing active matrix displays. In this process, transistors are fabricated using soluble semi-conducting and conducting materials. Accurate definition of the transistor channel and other circuit components is achieved by direct inkjet printing combined with surface energy patterning. We present results on our 4,800 pixel, 50 dpi, active matrix displays.

• 한국콘텐츠학회논문지
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• 제5권4호
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• pp.180-187
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• 2005

본 논문에서는 IT분야에서 가장 기본적인 교과목중의 하나인 '디지털 논리회로'를 온라인상에서 효과적으로 교육할 수 있는 콘텐츠를 개발하였다. 교과목의 특성상 '디지털 논리회로'에서 다루는 학습 내용은 실험적 성격이 강하기 때문에 각 단원에 대한 가장 효과적인 실습을 선정하고 이를 바탕으로 콘텐츠를 개발하였다. 또한 강의 내용에는 산업현장의 요구를 반영하여 ORCAD의 사용법과 디지털 시계를 제작과정을 넣어 종합적인 응용능력을 배양하도록 하였으며, Falsh를 이용하여 가상 실험실을 제작하여 가상의 회로를 설계하고 동작시켜볼 수 있도록 하였다. 제작된 가상실험실은 사실적인 그래픽을 사용하여 현장감을 높였을 뿐만 아니라 회로도와 동일한 핀 배치를 가지면서도 가상의 브레드 보드에 삽입할 수 있는 새로운 소자의 모델을 개발하여 학습효과를 높였다.

• 전자공학회논문지
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• 제51권4호
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• pp.42-48
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• 2014

본 논문에서는, 트위스티드 연결구조를 이용한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 제안된 회로의 출력스윙 범위는 트위스티드 트랜지스터의 사이즈와 출력 캐패시턴스의 크기에 따라 조절가능하다. 제안된 회로를 적용한 리플캐리덧셈기(Ripple Carry Adder)는 도미노 CMOS로직에 비해 전력소비는 37%감소했고 전력 지연 곱(power-delay product)은 43%감소했다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1959-1960
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• 2008

The Logic Built In Self Test (LBIST) technique is substantially applied in chip design in most many semiconductor company in despite of unavoidable overhead like an increase in dimension and time delay occurred as it used. Currently common LBIST software uses the MISR (Multiple Input Shift Register) However, it has many considerations like defining the X-value (Unknown Value), length and number of Scan Chain, Scan Chain and so on for analysis of result occurred in the process. So, to solve these problems, common LBIST software provides the solution method automated. Nevertheless, these problems haven't been solved automatically by Tri-state Bus in logic circuit yet. This paper studies the algorithm that it also suggest algorithm that reduce additional circuits and time delay as matching of pattern about 2-type circuits which are CUT(circuit Under Test) and additional circuits so that the designer can detect the wrong location in CUT: Circuit Under Test.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.I
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• pp.535-538
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• 2005

We report the influence of the threshold voltage and mobility fluctuation in TFT on current mode digital circuit performance. We found that the threshold voltage showed more serious circuit malfunction. We studied new circuit configuration for improvement.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(4)
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• pp.365-368
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• 2002

In this paper, we present a low cost circuit design for a sentence speech recognition. The basic circuit of the designed sentence speech recognizer is composed of resistor, capacitance, OP Amp, counter and logic gates. Through a sentence recognition experiment, we can find the effectiveness of the designed sentence recognition circuit

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1996년도 Proceedings of the Korea Automatic Control Conference, 11th (KACC); Pohang, Korea; 24-26 Oct. 1996
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• pp.40-43
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• 1996

To design high quality products at low cost is one of very important task for engineers Design optimization for performances can be one solution in this task. This is robust design which has been proved effectively in many field of engineering design. In this paper, the concept of robust design is introduced and combined to fuzzy optimization and nonsingleton fuzzy logic system. The optimum parameter set points were obtained by the fuzzy optimization method and nonsingleton fuzzy logic system. These methods are applied to a filter circuit, a part of the audio circuit of mobile radio transceiver. The results are compared each other.

• 한국통신학회논문지
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• 제15권6호
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• pp.467-474
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• 1990

본 연구에서는 기존의 SCFL(Source Coupled FET Logic)회로보다 고속 저전력 특성을 지닌 회로를 설계하였다. 설계된 SCFL을 이용하여 4:1 병렬 A/D 컨버터를 구성, 시뮬레이션 한 결과 비교기(Comparator 혹은 양자화기)는 66MHz 입력신호와 2GHz 샘플링 주파수에서 Integral Nonlinearity는 $\pm$28mV로 한계치 $\pm$68mV 보다 훨씬 작으며, ADC 설계시 150여개의 소자를 줄여 전력소비 0.43mW를 실현케 하였다.

• 한국컴퓨터산업학회논문지
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• 제3권1호
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• pp.57-66
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple-Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(Binary)FFT(Fast Fourier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치 논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 상당히 트랜지스터의 수를 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기를 구현하기 위해서 ｛0,1,2,3｝의 불필요한(Redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규칙성으로 효과적이다. FFT승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(Bin system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 전자공학회논문지C
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• 제35C권4호
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• pp.1-10
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• 1998

Partitioning problem of large combinational logic has been studied in real world. Most of logic include undectable faults from the structure of it's redundant, fan-out-reconvergent, and symetrical feature. BPT algorithm is proposed to enhance the fault voverage for combinational logic partitioning. This algorithm partitions the logic by cut the lines related to undetectable structure when seperating. Controllability and observability are considered in the process of partitioning. This algorithm is evaluated effective by testing ISCAS85 circuits.