• 한국산업정보학회논문지
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• 제22권1호
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• pp.53-59
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• 2017

본 논문에서는 회로에서의 지연 시간을 줄이기 위해서 사용되는 의사 NMOS (pseudo-NMOS) 구조를 결합한 새로운 지연 무관 방식의 고속 비동기 회로 설계를 제안하고자 한다. 기존의 대표적인 지연 무관 방식의 NCL 비동기 회로 설계는 고신뢰성, 저전력 그리고 반도체 공정 기술에 의존하지 않고 회로를 재사용할 수 있는 용이성 등 많은 장점을 가지고 있다. 그러나 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 많은 복잡한 구조로 인해서 회로 지연의 증가를 가져온다. 따라서 본 논문에서는 고속의 새로운 NCL 게이트와 비동기 파이프라인(pipeline) 구조를 제안하였다. 제안된 방법은 SK-Hynix $0.18{\mu}m$ 공정에서 설계된 $4{\times}4$ 곱셈기를 통해서 적용되었고, 설계된 곱셈기는 모든 경우의 데이터 입력에 대한 전력과 지연이 측정되었고, 기존 NCL 방법과 비교되었다. 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조보다 지연에서 85% 감소함을 보여주었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 추계종합학술대회
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• pp.499-503
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• 2000

본 논문에서는 기존 2진 FFT(Fast fourier transform)에서 확장해 다치논리 연산기를 이용해서 고속 다치 FFT 연산기를 구현하였다. 이를 바탕으로 구현한 FFT 연산의 가산은 기존의 2치 FFT연산과 비교해 결선과 트랜지스터 개수도 반으로 줄어지는 효과가 있다. 캐리 전파없는 가산기를 구현하기 위해서 (0,1,2,3)의 과잉 디지트 집합을 이용한 과잉 양의 수 표현(Reduntandt Positive-digit number Representation)을 FFT 내부적으로 이용하였고 이로 인해 능동소자의 감소와 이를 연결하기 위한 결선의 감소의 효과가 있고 VLSI(Very large scale intergation)의 설계시 정규성과 규칙성으로 효과적이다. FFT의 가산동작을 위해서는 캐리전파없는 가산기를 사용하였고 그리고 곱셉작용을 위해서는 곰셉기의 연산시간이 길고 면적이 큼으로 간단한 수학적 동작을 위해서 다치 LUT(Look up table)을 이용해 곱셈의 역할을 대신하였다. 마지막으로 시스템의 호환을 위해 하이브리드형 다치 FFT 연산기를 설계하여 예로 제시하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.542-549
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• 2016

This paper presents a SoC (System-on-a-Chip) dedicated for a single-chip smart capsule which can be used to continuously monitor human alimentary canal pH and temperature values. The SoC is composed of the pH and temperature sensor interface circuit, a wireless transceiver, the power management circuit and the flow control logic. Fabricated in $0.18{\mu}m$ standard CMOS technology, the SoC occupies a die area of ${\sim}9 mm^2$. The SoC consumes 6.15 mW from a 3 V power supply, guaranteeing the smart capsule battery life is no less than 24 hours when using 50 mAh coin batteries. The experimental results show that measurement accuracy of the smart capsule is ${\pm}0.1$ pH and ${\pm}0.2^{\circ}C$ for pH and temperature sensing, respectively, which meets the requirement of in-body pH and temperature monitoring in clinical practice.

• 한국통신학회논문지
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• 제16권1호
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• pp.46-56
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• 1991

본 논문에서는 16위도 X 8비트 Content Addressable and Reentrant Memory(CARM)를 설계하였다. CARM은 읽기, 저장, 매칭, 리엔트린트(Reentrant)의 4가지 동작 모드를 수행한다. CARM의 읽기와 저장 동작은 기존의 스태틱 RAM과 같다.CARM은 집 장에서 레영역 회수(Garbate collection)를 조건적으로 수행할 수 있는 리엔트런트 동작을 가지고 있다. 이러한 기능은 다이내믹 데이타 플로우 컴퓨터의 고속 매칭 유닛에 사용될 수 있다. CARM은 또한 매칭어드레스를 그들의 우선권에 따라 순차적으로 인코딩을 할 수 있는 기능을 가지고 있다. 이러한 CARM은 전체적으로 메모리 셀, 순차적 어드레스 인코더(Sequential Address Encoer, S.A.E), 리엔트런트 동작, 읽기/저장 제어, 데이타/마스크 레지스터, 감지 증폭기, 인코더, 디코더 등의 8개의 블럭으로 구성된다.CARM은 데이타 플로우 컴퓨터, 패턴 인식,테이블 룩업(Table look-up), 영상처리 등에 응용될 수 있을 것이다. 설계된 회로에 대해 각 동작별로 Apollo 워크스테이션의 QUICKSIM을 이용하여 논리 시물레이션을 하였고, 각 블럭별 회로의 SPICE 시뮬레이션을 하였다. 시뮬레이션결과 액세스 타임은 26ns였고, 매치 동작을 수행하는 데에는 4lns의 자연시간이 소요됐다. 결체 레이아웃은 3{\;}\mu\textrm{m} n well CMOS 공정에 따른 설계 규칙을 이용하여 수행하였다.

• 전기전자학회논문지
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• 제12권1호
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• pp.59-64
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• 2008

본 논문에서는 기존 산업분야에 사용되고 있는 제품을 대체 할 수 있는 효율적인 SMPS를 설계하고 구현하였다. 기존의 분산제어시스템에서 사용하고 있는 SMPS의 성능을 분석하기 위하여 입력전압 및 부하 변동에 따른 출력 값 변화, 리플전압과 잡음 전압의 최대값 등을 측정하고 분석하였다. 그 결과 기존의 SMPS는 스위칭 주파수가 17KHz로 가청잡음이 발생하며, 하나의 변압기로 전 출력을 인출하였고, 출력선로에 경보 로직 회로를 구성하고 있기 때문에 전류가 흐를 수 있는 동박면(Pattern)이 부족하고 잡음이 크게 발생하는 것을 확인하였다. 이런 문제를 해결하기 위해 본 논문에서는 스위칭 주파수를 70KHz로 높이고, 경보회로 부분과 PWM 제어회로 부분을 하위의 보드(Sub-board)로 처리하여 전류가 흐를 수 있는 동박면을 충분히 확보하였다. 그 결과 모든 설정 조건에서 기존의 SMPS보다 잡음이 32% 이하로 감소하며, 입력전압변동 및 부하변동 특성이 향상되는 것을 실험을 통해 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.50-57
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• 2000

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. FPGA는 현장에서 직접 제작이 가능하고 제작 시간이 짧으며 제작 비용이 저렴하므로 초기 prototype 시스템의 제작에 자주 사용되고 있으나, ASIC 칩에 비해 지연시간이 크고 집적도가 떨어지는 단점이 있다. 제안된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기준 알고리듬에 비해 지연시간이 평균 19.1% 감소된 회로를 생성함을 보였다.

• 한국통신학회논문지
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• 제23권4호
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• pp.857-864
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• 1998

본 논문은 도플러 효과가 GPS 수신기용 비동기 2차 DLL(noncoherent second-order delay locked loop)의 추적 성능에 미치는 영향을 분석하였다. 성능 분석을 위하여 선형 DLL의 추적 정확도(steady state error and jitter)와 비선형 루프의 신뢰도를 고려하였다. 루프의 신뢰도에 관한 비선형 분석은 MTLL(mean time to lose lock)에서 근사 확장법을 사용하였다. 특히, 최대 MTLL을 얻기 위하여 loop에서 대역 여파기의 최적 대역폭과 최적 루프 파라미터를 제안하였다. 저궤도 위성의 경우는 도플러 영향이 크게 나타나므로 MTLL을 최대로 추적 오차를 최소 하는 효과를 기대할 수 있다. 시뮬레이션 결과로부터 설계된 디지탈 지연동기 루프 시스템이 정확히 동작함을 확인하기 위해 GPS 신호를 발생시키는 시뮬레이터인 STR-2770을 사용, 도플러 주파수를 첨가하여 실제 상황과 같은 환경에서 FPGA로 구현된 DLL회로의 성능을 검증하였다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.35-40
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• 2012

이 논문은 3~5 GHz의 동작 주파수 대역을 지닌 임펄스 래디오 저전력 거리탐지용 송신기 설계에 관한 연구이다. 제안하는 송신기는 $0.13{\mu}m$ CMOS 공정을 이용하여 모든 부분을 간단한 디지털 로직으로 설계함으로써 회로 구현의 복잡도를 줄이고 낮은 전력 소모를 지닌다. 특히, UWB의 낮은 대역에서 기존의 무선 통신과의 간섭을 회피하기 위하여 중심 주파수 조절이 가능하도록 전압으로 지연 시간을 조절할 수 있는 지연 회로를 통해 주파수 변환을 적용하였다. 본 논문에서 제안하는 송신기는 1.2 V 공급 전압으로부터 10pJ/b 만의 에너지를 소모하며, 모의 실험 결과 3~5 GHz UWB 대역에서 3.3 GHz에서 4.3 GHz까지 중심 주파수 조절이 가능하며, 출력 파워는 최대 -51 dBm/MHz를 지니며, FCC 규제를 만족한다.

• 대한전자공학회논문지SD
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• 제49권5호
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• pp.1-9
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• 2012

저항, 콘덴서, 및 인턱터와 함께 4의 회로 소자로 알려진 멤리스터가 개발되었으나, 아직 그 전기적 특성이 충분히 해석되지 않고 있다. 멤리스터들은 연결된 극성에 따라서 저항이 증가 혹은 감소하며, 직렬 혹은 병렬연결 형태에 따라서 그 동작 특성이 다양해진다. 본 연구에서는 HP의 $TiO_2$ 멤리스터를 모델로 하여 다양한 직 병렬회로에 대한 전기적 특성을 분석하였다. 이를 위해서 사인파 입력신호에 대해서 나타나는 전압-전류 간의 히스테르시스 루프의 다양한 모양을 분석하였다. 본 멤리스터 연구결과는 멤리스터 소자에 대한 특성 이해와 논리 회로 및 뉴런 셀에의 응용회로들의 특성을 분석하는데 유용하게 사용될 수 있다.

• 한국컴퓨터정보학회논문지
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• 제10권3호
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• pp.11-18
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• 2005

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리하여 DAG로 표현한 후 노드를 검색한 후 팬 아웃 프리 트리로 재구성한다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정하여 매핑 가능 클러스터를 구성한다. 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 빈 패킹(Bin packing)를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 $62.6\%$의 논리블록의 수가 감소되었고, TEMPLA에 비해 $17.6\%$ 감소되었다.