• 한국철도학회:학술대회논문집
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• 한국철도학회 1999년도 춘계학술대회 논문집
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• pp.299-306
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• 1999

The ${\mu}$-processor based-controlled system is widely used in railway signaling system. The railway signaling systems are highly required safety and reliability. It is necessary to have a fault-tolerant and fail safe concept in ${\mu}$-processor based railway signaling system. In this paper, several architectures and circuits of fault-tolerant computer system is reviewed. The basic concept of the fault-tolerant computer system will be adapted total self checking, strong fail safe, fault display circuit, logic testing circuit and system switching concepts.

• 반도체디스플레이기술학회지
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• 제2권4호
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• pp.1-7
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• 2003

In this paper, we design the pattern generator circuits using PLDs(Programmable Logic Devices). The pattern generator is the circuit which generates the test pattern signal for the inspection of logical defects of semiconductor products. The proposed circuits are designed by the PLD design tool(MAX+ II of ALTERA). Also the designed circuits are simulated for the verification of the designed ones. The simulation results have a good performance.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 A
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• pp.501-503
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• 1993

A circuit of sigmoid function for neural network is designed by using Piecewise Linear (PWL) method. The slope of sigmoid function can be adjusted to 2 and 0.25. Also the circuit presents both sigmoid function and its differential form. The circuits is simulated by using ViewLogic. Theoretical and simulated performance agree with 1.8 percent.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1998년도 춘계종합학술대회
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• pp.338-341
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• 1998

This paper presents CMOS full adder design method based on carry-propagation-free addition trees and a circuit technique, so called multiple-valued current-nude(MVCM) circuits. The carry-propagation-free addition method uses a redundant digit sets called redundant positive-digit number representations. The carry-propagation-free addition is by three steps, and the adder can be designed directly and efficiently from the algorithm using WVCM circuit, Also Multiplier can be designed by these adder. We demonstrate the effectiveness of the proposed method through simulation(SPICE).

• 인터넷정보학회논문지
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• 제16권3호
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• pp.33-41
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• 2015

본 논문에서는 디지털논리회로의 설계에 있어 필수적인 카르노 맵 간략화 과정을 교육용 자바 애플릿의 형태로 구현하였다. 학습자는 구현된 자바 애플릿으로부터 흥미로운 학습을 경험할 수 있으며, 자바 애플릿 설계과정에서 교육공학적인 요소를 단계별로 고려하였기 때문에 학습 효율의 극대화가 가능하다. 학습자는 구현된 자바 애플릿으로부터 디지털 논리회로의 간략화 과정을 마우스로 버튼을 클릭하거나 텍스트를 채워가면서 웹상에서 가상실험을 진행한다. 또한, 간략화 과정에서 발생되는 논리식과 논리회로도는 학습자가 효율적으로 학습할 수 있도록 서로 다른 프레임으로 구성하였으며, 학습자가 구성한 논리회로도가 올바르게 구성되었는지 확인할 수 있도록 하였다. 마지막으로 본 논문에서는 수정된 Quine-McCluskey 간략화 기법에 기초하여 자바 애플릿을 구현하였기 때문에 오프라인 교육의 보조도구로서 사용된다면 학습효율의 향상에 기여할 수 있다는 것을 입증하였다.

• 대한전자공학회논문지SD
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• 제42권3호
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• pp.43-50
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• 2005

본 논문에서는 다운 디지털 회로(DLC)를 이용하여 4치 논리 게이트를 설계하였고, 이들 게이트를 이용하여 동기식 4치 up/down 카운터를 제안하였다. 제안된 카운터는 T-type 4치 플립플롭과 $2\times1$ 임계-t 멀티플렉서로 이루어져 있고, T-type 4치 플립플롭은 D-type 4치 플립플롭과 4치 논리 게이트들(모듈러-4 가산 게이트, 4치 인버터, 항등 셀, $4\times1$ 멀티플렉서)로 구성되어 있다. 이 카운터의 모의실험 결과는 10[ns]의 지연시간과 8.48[mW]의 전력소모를 보여준다. 또한 다치논리 회로로 설계된 카운터는 상호결선과 칩 면적의 감소뿐만 아니라 디지트 확장의 용이함의 이점을 가진다.

• 한국전자통신학회논문지
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• 제12권1호
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• pp.189-194
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• 2017

양자논리회로의 가역성은 정보 가역적 및 에너지 가역적 회로라는 두 가지 가역 조건을 만족할 때 실현될 수 있다. 본 논문은 다치 양자논리 회로에서 원래상태로의 정보가역성 회복에 필요한 연산 사이클을 모델링하였다. 모델링을 위해 유니터리 스위치를 산술 멱승 스위치로 사용하는 함수 임베딩 방법을 사용하였다. 양자논리회로에서 수반게이트 쌍이 대칭이면 유니터리 스위치함수가 균형함수 특성을 보임으로써 원래상태의 정보 가역성 회복에 1 사이클 연산이 소요되었다. 반대로 비대칭 구조이면 상수 함수에 의해 2 사이클 연산이 소요되었다. 본 논문은 ternary M-S 게이트로 hybrid MCT 게이트를 실현할 경우의 비대칭 구조에 따른 2 사이클 복원 문제는 비대칭 구조의 수반게이트들을 대칭구조의 수반게이트로 등가 변환하여 해결할 수 있음을 밝혔다.

• 한국광학회지
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• 제19권1호
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• pp.60-67
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• 2008

전광 그레이코드(gray code) 이진코드(binary code) 변환기를 상용화 전산모사 프로그램(VPI)을 이용하여 처음으로 구현하였다. 전자회로 디자인 방법을 상호 이득변조를 이용한 전광 논리회로에 적합하도록 변형하여, 이상적이지 않은 전광 논리게이트에 의한 신호 왜곡이 최소화 되도록 하였다. 2.5 Gbps의 20 dB 소광비를 가지는 입력 신호에 대해, 신호재생기 없이 가장 많이 왜곡된 출력 신호에 (최하위 비트-LSB) 대해 약 4 이상의 Q값을 얻을 수 있었다. 또한 그레이 코드 이진코드 변환기를 디자인하면서, 이단 단순화 방법을 (two-level simplification method) 변형하여, 그레이코드 이진코드 변환기뿐 아니라 일반적인 전광 회로에 적용할 할 수 있는 일반적 방법을(일단 단순화 방법: one-level simplification method) 얻을 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권2호
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• pp.134-142
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• 2010

A comparative study on the trade-off between the drive current and the total gate capacitance in double-gate (DG) and triple-gate (TG) FinFETs is performed by using 3-D device simulation. As the first result, we found that the optimum ratio of the hardmask oxide thickness ($T_{mask}$) to the sidewall oxide thickness ($T_{ox}$) is $T_{mask}/T_{ox}$=10/2 nm for the minimum logic delay ($\tau$) while $T_{mask}/T_{ox}$=5/1~2 nm for the maximum intrinsic gate capacitance coupling ratio (ICR) with the fixed channel length ($L_G$) and the fin width ($W_{fin}$) under the short channel effect criterion. It means that the TG FinFET is not under the optimal condition in terms of the circuit performance. Second, under optimized $T_{mask}/T_{ox}$, the propagation delay ($\tau$) decreases with the increasing fin height $H_{fin}$. It means that the FinFET-based logic circuit operation goes into the drive current-dominant regime rather than the input gate load capacitance-dominant regime as $H_{fin}$ increases. In the end, the sensitivity of $\Delta\tau/{\Delta}H_{fin}$ or ${{\Delta}I_{ON}}'/{\Delta}H_{fin}$ decreases as $L_G/W_{fin}$ is scaled-down. However, $W_{fin}$ should be carefully designed especially in circuits that are strongly influenced by the self-capacitance or a physical layout because the scaling of $W_{fin}$ is followed by the increase of the self-capacitance portion in the total load capacitance.

• 한국정보통신학회논문지
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• 제16권3호
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• pp.571-578
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• 2012

본 논문에서는 크게 두 가지 사항에 대해서 제안하고자 한다. 첫 번째는 논리합성을 위한 제약조건 방법에 대한 것이고, 두 번째는 효율적인 논리합성방법에 대한 것이다. 논리 합성은 주어진 제약조건(constraint)을 최대한 만족 시키면서 논리 사상과 최적화 등을 통하여 RTL(register transfer level) 코드로부터 게이트-수준의 네트리스트를 얻는 과정이다. 논리합성의 결과는 주어진 제약조건과 합성 방법에 매우 종속적이다. 이들에 의해서 설계의 면적 및 타이밍이 크게 변화하므로 우리는 제약조건과 합성방법을 철저하게 고려하여야 한다. 본 논문에서는 논리합성을 하는 과정에서 실제로 고려해야하는 사항들에 대해서 경험적이고 실험적인 결과를 바탕으로 혼합방식의 논리합성 기법을 제안한다. 제안된 기법을 이용하여 약 65만 게이트의 하드웨어 자원량을 사용하는 회로에 적용시켜본 결과로 상향식 방법에 비해서 합성 시간이 약 47% 감소하였고, 하향식 방법에 비해서 타이밍 특성이 우수하였다.