• 한국지능시스템학회논문지
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• 제12권2호
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• pp.135-143
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(binary)FFT(Fast courier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 트랜지스터의 수를 상당히 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기론 구현하기 위해서 {0, 1, 2, 3}의 불필요한(redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규clr성으로 효과적이다. FFT 승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(binary system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진 4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.692-701
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• 2003

본 논문에서는 저 전력소모와 높은 테스트용이성을 동시에 고려하기 위한 새로운 게이트 레벨 논리변환 방법을 제안한다. 주출력에서 관측될 확률이 낮은 CFF(Compact Fanout Free)를 찾아내고, 해당 CFF가 모든 주출력에서 관측불가능한 조건에서는 리던던트 연결을 첨가하여 내부에서 발생하는 스위칭 동작을 제거한다. 일반적으로 논리 변환된 회로의 테스트 용이성은 떨어지는 경향이 있다. 그러나 제안된 방법에서 첨가된 리던던트 연결은 테스트 모드에서 테스트 포인트로 동작하며 CFF의 제어도와 관측도를 동시에 향상시키게 된다. 따라서 논리 변환된 회로는 정상 모드에서는 전력 손실이 매우 낮으며, 테스트 모드에서는 높은 테스트용이성을 갖는다. 제안하는 논리 변환 방법의 효율성을 보이기 위하여 MCNC 벤치마크 테스트 회로에 대하여 실험을 수행하였다. 실험 결과로부터 변환된 회로의 전력소모는 최대 13%정도 감소하며, 고장 검출율은 오히려 증가함을 확인할 수 있다.

• 실천공학교육논문지
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• 제10권1호
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• pp.49-56
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• 2018

비전공 학부생을 대상으로 다양한 방식의 SW 교육이 대학별로 운영되고 있다. 그리고 대부분 컴퓨팅적 사고를 교육하는 데 초점을 맞추고 있다. 이러한 컴퓨팅 교육에 이어서 학생들마다 창의적인 컴퓨팅 산출물을 구현하고 평가하는 교육 방식이 필요하다. 본 논문에서는 창의적 컴퓨팅 산출물 기반 SW교육을 실현하는 한 가지 방안을 제안한다. 이를 위해 학생들이 디지털논리회로 장치를 창의적으로 구현하고, 이 장치의 기능을 구현하는 SW알고리즘을 디자인하는 교육방법을 제안한다. 제안한 교육 방법에서는 아두이노 보드를 사용한 간단한 LED 논리회로를 예로 들어 교육한다. 학생들은 2변수 논리회로 출력장치 두 쌍을 창의적으로 설계 및 구현하고, 구현한 장치의 패턴을 나타내는 알고리즘을 다양한 형태로 설계한다. 그리고 입력장치를 이용한 기능 확장 및 확장된 알고리즘을 설계한다. 제안한 교육방법을 적용하면, 비전공 학생들이 창의적 컴퓨팅 산출물 제작을 통해 알고리즘 설계의 개념과 필요성을 습득하는 성과를 얻을 수 있다.

• 전기전자학회논문지
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• 제11권4호
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• pp.129-136
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• 2007

본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정을 이용하여 $320{\times}120{\times}18$-Bit Dual-port 1T-SRAM로 구현하여 검증하였다. 한 개의 인버터와 한 개의 낸드 게이트로 이루어진 시프트 로직 회로(shift logic circuit)를 이용해서 기존의 데이터라인 리던던시 회로 보다는 훨씬 간단하게 컨트롤 로직을 구현함으로써 한 개의 비트라인 페어(bit line pair)의 피치(pitch) 내에서 필요한 컨트롤 로직을 모두 구현할 수 있었다. 또한 시프트 로직 회로를 개선해서 worst case에서의 delay를 12.3ns에서 5.9ns로 52% 감소시켜서 워드라인 셋업 후에서 센스앰프 셋업까지의 시간 동안에 데이터라인 스위칭 작업을 완료할 수 있게 하여서 데이터라인 리던던시 회로의 타이밍 오버헤드(timing overhead)를 row cycle 시간에 의해 감추어지게 할 수 있었다. 본 논문에서 제시된 데이터라인 리던던시 회로의 면적 오버헤드(area overhead)는 약 7.6%로 예측된다.

• 대한전자공학회논문지
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• 제27권10호
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• pp.68-77
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• 1990

본 논문에서는 CAD 시스템의 신경망을 이용한 자동 입력기 구축을 위한 논리 심볼 인식방법을 제시한다. 손으로 작성한 도면을 인식하기 위해 특징 추출과 log mapping, 그리고 패턴 인식의 다단계 과정을 거친다. 각 논리 심볼의 현태 정보를 추출하기 위해 억제 가중치를 학습할 수 있는 경쟁 학습법을 제안하고 회전과 크기의 변화를 병진된 결과로 나타내는 log mapping을 하고 형태가 변한 심볼을 인식할 수 있도록 겹쳐지는 수용야(Receptive field)를 준비하여 error back propagation을 이용한 다층망으로 심볼을 인식한다.

• 정보처리학회논문지A
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• 제14A권4호
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• pp.203-208
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• 2007

본 논문에서는 CMOS 다치 논리회로를 이용하여 $64{\times}64$ 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기는 트랜지스터 수를 기존의 전압모드 2진 논리 곱셈기에 비해 64.4% 감소하였으며, 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 설계하였다. 설계한 회로는 2.5V의 공급전압과 단위전류 $5{\mu}A$를 사용하여, $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 2진 논리 곱셈기는 $7.5{\times}9.4mm^2$의 점유면적에 9.8ns의 최대 전달지연시간과 45.2mW의 평균 전력소모 특성을 갖는 반면, 설계한 곱셈기는 $5.2{\times}7.8mm^2$의 점유면적에 11.9ns의 최대 전달지연시간과 49.7mW의 평균 전력소모 특성으로 점유면적이 42.5% 감소하였다.

• 전자공학회논문지A
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• 제30A권1호
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• pp.8-15
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• 1993

A concrete disign of memory circuit is presented aiming at the application of sliding diagonal test patterns. A modification of sliding diagonal test pattern includes the complexity reduction from O(n$^{32}$) to O(n) using parallel test memory concept. The control circuit design was based on delay-element, and verified via logic and circuit simulation. Area overhead was evaluated based on physical layout using a 0.7 micron design rule resulting in about 1% area increase for a typical 16Mbit DRAM.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.220-223
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• 2002

The digital logic systems(DLS) is classified into digital combinational logic systems(CDLS) and digital sequential logic systems(SDLS). This paper presents a method of constructing the digital sequential logic systems without feedback. Firstly we assign all elements in Finite Fields to P-valued digit codes using mathematical properties of Finine Fields. Also, we discuss the operarional properties of the building block T-gate that is used to realizing digital sequential logic systems over Finite Fields. Then we realize the digital sequential logic systems without feedback. This digital sequential logic systems without feedback is constructed ny following steps. Firstly, we assign the states in the state-transition diagram to state P-valued digit dodo, then we obtain the state function and predecessor table that is explaining the relationship between present state and previous states. Next, we obtained the next-state function and predecessor table. Finally, we realize the circuit using T-gate and decoder.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 ISIS 2003
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• pp.154-157
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• 2003

In order for testing faults of combinatorial logic circuit, the authors have developed a new diagnosis method: "Neural Network (NN) fault diagnosis", based on fm error back propagation functions. This method has proved the capability to test gate faults of wider range including so called SSA (single stuck-at) faults, without assuming neither any set of test data nor diagnosis dictionaries. In this paper, it is further shown that what kind of fault models can be detected in the NN fault diagnosis, and the simply modified one can extend to test delay faults, e.g. logic hazard as long as the delays are confined to those due to gates, not to signal lines.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.554-557
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• 2002

In this paper, PDP driving circuit is designed to show the pattern of still-image with ADS (Address Display Separation) driving method. The designed circuits consist of three stages which are the image processing program, digital logic parts, and power circuits. The Image processing program is designed serial-communication with RS-232C using BASIC language. Digital logic parts design ADS driving signals with Xilinx FPGA and are simulated by ModelSim 5.5f. Power circuits convert output of digital logic parts into high voltage which panel is drived.