• 한국전기전자재료학회논문지
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• 제17권8호
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• pp.799-805
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• 2004

Two dimensional MEDICI simulator is used to study the characteristics of latch-up current of Dual Gate Emitter Switched Thyristor. The simulation is done in terms of the current-voltage characteristics, latch-up current density, ON-voltage drop and electrical property with the variations of p-base impurity concentrations. Compared with the other power devices such as MOS Controlled Cascade Thyristor(MCCT), Conventional Emitter Switched Thyristor(C-EST) and Dual Channel Emitter Switched Thyristor(DC-EST), Dual Gate Emitter Switched Thyristor(DG-EST) shows to have the better electrical characteristics, which is the high latch-up current density and low forward voltage-drop. The proposed DG-EST which has a non-planer p-base structure under the floating $N^+$ emitter indicates to have the better characteristics of latch-up current and breakover voltage.

• 대한전기학회논문지
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• 제44권2호
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• pp.222-227
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• 1995

A new IGBT structure, which may suppress latch-up phenomena considerably, is proposed and verified by MEDICI simulation. The proposed structure employing the segmented $n^{+}$ buffer layer increases latch-up current capability due to suppression of the current flowing through the resistance of $p^{-}$ well, $R_{p}$, which is the main cause of latch-up phenomena without degradation of forward characteristics. The length of the $n^{+}$ buffer layer is investigated by considering the trade-off between the latch-up current capability and the forward voltage drop. The segmented $N^{+}$ buffer layer results in better latch-up immunity in comparison with the uniform buffer layer.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 하계학술대회 논문집
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• pp.283-285
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• 2001

In this paper, a new lateral insulated gate bipolar transistor (LIGBT) is proposed to improve the latch-up performance without current path underneath the n+ cathode region. The improvement of latch-up performance is verified using the two-dimensional simulator MEDICI and the simulation results on the latch-up current density are 3.12${\times}$10$\^$-4/ A/$\mu\textrm{m}$ for the proposed LIGBT and 0.94${\times}$10$\^$-4/ A/$\mu\textrm{m}$ for the conventional LIGBT. The proposed SOI LIGBT exhibits 3 times larger latch-up capability than the conventional SOI LIGBT.

• Transactions on Electrical and Electronic Materials
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• 제2권4호
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• pp.30-32
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• 2001

In this paper, a new silicon-on-insulator (SOI) lateral insulated gate bipolar transistor (LIGBT) is proposed to improve the latch-up performance without current path underneath the n$^{+}$ cathode region. The improvement of latch-up performance is verified using the two- dimensional simulator MEDICI and the simulation results on the latch-up current density are 4468 A/cm2 for the proposed LIGBT and 1343 A/$\textrm{cm}^2$ for the conventional LIGBT. The proposed SOI LIGBT exhibits 3 times larger latch-up capability than the conventional SOI LIGBT.T.

• 한국통신학회논문지
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• 제17권8호
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• pp.898-907
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• 1992

본 논문은 latch-up의 가능성을 최소화하는 여러가지 방법 중 공정이나 재질 변겨에 의한 방법이 아닌, mask의 layout 변경에 의한 latch-up 최소화 방법에 대하여 기술하였다. 기존의 공정이나 재질 변경에 의한 방법이 어려운 공정이나 특수 시설 사용을 전제로 하고 있는 반면, mask의 layout 변경에 의한 방법은 기존의 공정을 그대로 사용할 수 있는 장점을 갖고 있다. Layout 변경에 의한 latch-up 최소화 방법 수행을 위하여 substrate의 N+와 S-W접합(substrate-well 접합 )사이의 거리를 a, S-W 접합에서 well의 P+까지의 거리를 b로 하여 a와 b가 다른 6개의 latch-up model과 guard ring 구조를 갖는 3개의 latch-up 모델을 만들어 latch-up관련 변수에 대하여 비교 검토 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 정기총회 및 추계학술대회 논문집 학회본부
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• pp.240-242
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• 1993

A novel structure, which can suppress latch-up phenomena, is proposed and verified by the PISCESIIB simulation. It is shown that this structure employing the selective N+ buffer layer increases latch-up current density due to suppression of the current flowing through the p-body. The width of the N+ buffer layer is optimized considering the trade-off between the latch-up current density and the forward voltage drop. The selective buffer layer results in an improved trade-off relationship compared with the uniform buffer layer.

• 한국전기전자재료학회논문지
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• 제17권10호
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• pp.1034-1040
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• 2004

The latch-up current and switching characteristics of MOS-Controlled Thyristor(MCT) are studied with variation of the channel length and impurity concentration. The proposed MCT power device has the lateral structure and P-epitaxial layer in substrate. Two dimensional MEDICI simulator is used to study the latch-up current and forward voltage-drop from the characteristics of I-V and the switching characteristics with variation of impurity concentration. The channel length and impurity concentration of the proposed MCT power device show the strong affect on the anode current and turn-off time. The increase of impurity concentration in P and N channels is found to give the increase of latch-up current and forward voltage-drop.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.441-444
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• 1998

This paper is concerned with researching latch-up immune CMOS structure was performed. By the simulation results, the connecting layer had more effect than the buried layer to latch-up immune. When the connecting layer was the dose 1*10$^{14}$ /cm$^{2}$ and the energy 500KeV, the trigger current was more 0.6mA/.mu.m and the trigger voltage was 6V. The more the connecting layer dose was lower, the more the latch-up immune characteristics was butter.

• 전자공학회논문지D
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• 제35D권9호
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• pp.54-61
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• 1998

Deep submicron급 CMOS디바이스에서 래치업 면역특성을 향상시키기 위한 새로운 Triple well구조를 제안하였다. Triple well에서 이온주입 에너지와 도즈량 변화에 따른 최적인 래치업 면역을 위한 공정조건을 확립하고 이것을 기존의 Twin well구조와 비교분석하였다. 공정은 공정시뮬레이터인 ATHENA로 소자를 제작하여 도핑프로파일과 구조를 해석하고 래치업 특성은 소자시뮬레이터인 ATLAS를 사용하였다. Triple well과 Twin well의 구조에서 공정상의 차이가 도핑프로파일에 미치는 영향과 프로파일 형태가 래치업 특성에 미치는 영향을 규명하였다. Triple well구조에서 p-well이온주입에너지 2.5MeV, 도즈량 1×10/sup 14/[cm/sup -2/]일 때 트리거 전류가 2.5[mA/${\mu}{m}$]로 매우 큰 래치업 면역특성을 얻었다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.111-118
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• 2008

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다 측정 결과, 기존의 경우 $50^{\circ}C$에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온($100^{\circ}C$)에서도 정상 전류 0.9mA와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다.