A Study of CMOS Latch-Up by Layout Dependence

레이아우트 변화에 대한 CMOS의 래치업 특성 연구

This paper deals with a detailed analysis of CMOS latch up dependancies on the layout and geo-metrical demensions on the mask using same materials and same processes. For this purpose, six different layout models depending upon the N+ / P+ spacing and three different guard ring models have been gesigned, fabricated, and tested. As a result, common emitter current gain, shunt resistance, and holeing current versus N+/P+ spacing have been measured and analyzed experimentally. Also the fact that guard ring is sffective in reducing the latchup possibility has been verified through this study.

본 논문은 latch-up의 가능성을 최소화하는 여러가지 방법 중 공정이나 재질 변겨에 의한 방법이 아닌, mask의 layout 변경에 의한 latch-up 최소화 방법에 대하여 기술하였다. 기존의 공정이나 재질 변경에 의한 방법이 어려운 공정이나 특수 시설 사용을 전제로 하고 있는 반면, mask의 layout 변경에 의한 방법은 기존의 공정을 그대로 사용할 수 있는 장점을 갖고 있다. Layout 변경에 의한 latch-up 최소화 방법 수행을 위하여 substrate의 N+와 S-W접합(substrate-well 접합 )사이의 거리를 a, S-W 접합에서 well의 P+까지의 거리를 b로 하여 a와 b가 다른 6개의 latch-up model과 guard ring 구조를 갖는 3개의 latch-up 모델을 만들어 latch-up관련 변수에 대하여 비교 검토 하였다.