• 전기전자학회논문지
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• 제23권1호
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• pp.29-34
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• 2019

본 논문에서는 10 nm 이하 무접합 원통형 MOSFET의 온-오프 전압 ${\Delta}V_{on-off}$에 대하여 고찰하였다. 문턱전압이하 전류가 $10^{-7}A$일 때 게이트 전압을 온 전압, $10^{-12}A$일 때 게이트 전압을 오프 전압으로 정의하고 그 차를 구하였다. 10 nm 이하에서는 터널링 전류를 무시할 수 없기 때문에 터널링 전류의 유무에 따라 ${\Delta}V_{on-off}$의 변화를 관찰하였다. 이를 위하여 포아송방정식을 이용하여 채널 내 전위분포를 구하였으며 WKB 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm 이하 JLCSG MOSFET에서 터널링 전류에 기인하여 ${\Delta}V_{on-off}$가 증가하는 것을 알 수 있었다. 특히 8 nm 이하의 채널길이에서 급격히 증가하였으며 채널 반지름과 산화막 두께가 증가할수록 ${\Delta}V_{on-off}$는 증가하는 것을 알 수 있었다.

• 한국전기전자재료학회논문지
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• 제35권3호
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• pp.255-263
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• 2022

The subthreshold swing (SS) of an asymmetric junctionless double gate (AJLDG) MOSFET is analyzed by the use of Gaussian function. In the asymmetric structure, the thickness of the top/bottom oxide film and the flat-band voltages of top gate (V_fbf) and bottom gate (V_fbb) could be made differently, so the change in the SS for these factors is analyzed with the projected range and standard projected deviation which are parameters for the Gaussian function. An analytical subthreshold swing model is presented from the Poisson's equation, and it is shown that this model is in a good agreement with the numerical model. As a result, the SS changes linearly according to the geometric mean of the top and bottom oxide film thicknesses, and if the projected range is less than half of the silicon thickness, the SS decreases as the top gate oxide film is smaller. Conversely, if the projected range is bigger than a half of the silicon thickness, the SS decreases as the bottom gate oxide film is smaller. In addition, the SS decreases as V_fbb-V_fbf increases when the projected range is near the top gate, and the SS decreases as V_fbb-V_fbf decreases when the projected range is near the bottom gate. It is necessary that one should pay attention to the selection of the top/bottom oxide thickness and the gate metal in order to reduce the SS when designing an AJLDG MOSFET.

• 대한전자공학회논문지SD
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• 제47권10호
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• pp.14-22
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• 2010

기존의 n-type metal-oxide-semiconductor field effect transistor(NMOSFET)은 $n^+/p^{(+)}/n^+$ type의 이온 주입을 통하여 소스/채널/드레인 영역을 형성하게 된다. 30 nm 이하의 채널 길이를 갖는 초미세 소자를 제작함에 있어서 설계한 유효 채널 길이를 정확하게 얻기 위해서는 주입된 이온들을 완전히 activation하여 전류 수준을 향상시키면서도 diffusion을 최소화하기 위해 낮은 thermal budget을 갖도록 공정을 설계해야 한다. 실제 공정에서의 process margin을 완화할 수 있도록 오히려 p-type 채널을 형성하져 않으면서도 기존의 NMOSFET의 동작을 온전히 구현할 수 있는 junctionless(JL) MOSFET이 연구중이다. 본 논문에서는 3차원 소자 시뮬레이션을 통하여 silicon nanowire(SNW) 구조에 접목시킨 JL MOSFET을 최적 설계하고 그러한 조건의 소자에 대하여 conductance, maximum oscillation frequency($f_{max}$), current gain cut-off frequency($f_T$) 등의 기본적인 고주파 특성을 분석한다. 채널 길이는 30 nm이며 설계 변수는 채널 도핑 농도와 채널 SNW의 반지름이다. 최적 설계된 JL SNW NMOSFET에 대하여 동작 조건($V_{GS}$ = $V_{DS}$ = 1.0 V)에서 각각 367.5 GHz, 602.5 GHz의 $f_T$, $f_{max}$를 얻을 수 있었다.

• 한국전기전자재료학회논문지
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• 제32권2호
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• pp.104-109
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• 2019

An analytical threshold voltage model is proposed to analyze the threshold voltage roll-off and drain-induced barrier lowering (DIBL) for a junction-based double-gate (JBDG) MOSFET and a junction-less double-gate (JLDG) MOSFET. We used the series-type potential distribution function derived from the Poisson equation, and observed that it is sufficient to use n=1 due to the drastic decrease in eigenvalues when increasing the n of the series-type potential function. The threshold voltage derived from this threshold voltage model was in good agreement with the result of TCAD simulation. The threshold voltage roll-off of the JBDG MOSFET was about 57% better than that of the JLDG MOSFET for a channel length of 25 nm, channel thickness of 10 nm, and oxide thickness of 2 nm. The DIBL of the JBDG MOSFET was about 12% better than that of the JLDG MOSFET, at a gate metal work-function of 5 eV. It was also found that decreasing the work-function of the gate metal significantly reduces the DIBL.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.283-284
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• 2012

In this work, a special technique called dielectric filling was carried out in order to reduce sub-threshold leakage current inside double-gated n-channel MOSFET. This calibration was done by using SILVACO Atlas(TCAD), and the result showed quite a good performance compared to the conventional double-gate MOSFET.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.208.2-208.2
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• 2015

최근 산화물 반도체에 대한 연구가 활발하게 이루어지고 있다. 비정질 산화물 반도체인 In-Ga-Zn-O(IGZO)는 기존의 비정질 실리콘에 비해 공정 단가가 낮으며 넓은 밴드 갭으로 인한 투명성을 가지고 있고, 저온 공정이 가능하여 다양한 기판에 적용이 가능하다. 반도체의 공정 과정에서 열처리는 소자의 특성 개선을 위해 필요하다. 일반적인 열처리 방법으로 furnace 열처리 방식이 주로 이용된다. 그러나 furnace 열처리는 시간이 오래 걸리며 일반적으로 고온에서 이루어지기 때문에 최근 연구되고 있는 유리나 플라스틱, 종이 기판을 이용한 소자의 경우 기판이 손상을 받는 단점이 있다. 이러한 단점들을 극복하기 위하여 저온 공정인 마이크로웨이브를 이용한 열처리 방식이 제안되었다. 마이크로웨이브 열처리 기술은 소자에 에너지를 직접적으로 전달하기 때문에 기존의 다른 열처리 방식들과 비교하여 에너지 전달 효율이 높다. 또한 짧은 공정 시간으로 공정 단가를 절감하고 대량생산이 가능한 장점을 가지고 있으며, 저온의 열처리로 기판의 손상이 없기 때문에 기판의 종류에 국한되지 않은 공정이 가능할 수 있을 것으로 기대된다. 따라서 본 연구에서는 마이크로웨이브 열처리가 소자의 전기적 특성 개선에 미치는 영향을 확인하였다. 제작된 IGZO 박막 트렌지스터는 p-type bulk silicon 위에 thermal SiO2 산화막이 100 nm 형성된 기판을 사용하였다. RCA 클리닝을 진행한 후 RF sputter를 사용하여 In-Ga-Zn-O (1:1:1) 을 70 nm 증착하였다. 이후에 Photo-lithography 공정을 통하여 active 영역을 형성하였고, 전기적 특성 평가가 용이한 junctionless 트랜지스터 구조로 제작하였다. 후속 열처리 방식으로 마이크로웨이브 열처리를 1000 W에서 2분간 실시하였다. 그리고 기존 열처리 방식과의 비교를 위해 furnace를 이용하여 N2 가스 분위기에서 $600^{\circ}C$의 온도로 30분 동안 열처리를 실시하였다. 그 결과, 마이크로웨이브 열처리를 한 소자의 경우 기존의 furnace 열처리 소자와 비교하여 우수한 전기적 특성을 나타내는 것을 확인하였다. 따라서 마이크로웨이브를 이용한 열처리 공정은 향후 저온 공정을 요구하는 소자 공정에 활용될 수 있을 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.347.2-347.2
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• 2014

최근, 비정질 산화물 반도체 thin film transistor (TFT)는 수소화된 비정질 실리콘 TFT와 비교하여 높은 이동도와 큰 on/off 전류비, 낮은 구동 전압을 가짐으로써 빠른 속도가 요구되는 차세대 투명 디스플레이의 TFT로 많은 연구가 진행되고 있다. 한편, 기존의 Thin-Film-Transistor 제작 시 우수한 박막을 얻기 위해서는 $500^{\circ}C$ 이상의 높은 열처리 온도가 필수적이며 이는 유리 기판과 플라스틱 기판에 적용하는 것이 적합하지 않고 높은 온도에서 수 시간 동안 열처리를 수행해야 하므로 공정 시간 및 비용이 증가하게 된다는 단점이 있다. 이러한 점을 극복하기 위해 본 연구에서는 간단하고, 낮은 제조비용과 대면적의 박막 증착이 가능한 용액공정을 통하여 박막 트랜지스터를 제작하였으며 thermal 열처리와 microwave 열처리 방식에 따른 전기적 특성을 비교 및 분석하고 각 열처리 방식의 열처리 온도 및 조건을 최적화하였다. P-type bulk silicon 위에 산화막이 100 nm 형성된 기판에 spin coater을 이용하여 Al-Zn-Sn-O 박막을 형성하였다. 그리고, baking 과정으로 $180^{\circ}C$의 온도에서 10분 동안의 열처리를 실시하였다. 연속해서 Photolithography 공정과 BOE (30:1) 습식 식각 과정을 이용해 활성화 영역을 형성하여 소자를 제작하였다. 제작 된 소자는 Junctionless TFT 구조이며, 프로브 탐침을 증착 된 채널층 표면에 직접 접촉시켜 소스와 드레인 역할을 대체하여 동작시킬 수 있어 전기적 특성을 간단하고 간략화 된 공정과정으로 분석할 수 있는 장점이 있다. 열처리 조건으로는 thermal 열처리의 경우, furnace를 이용하여 $500^{\circ}C$에서 30분 동안 N2 가스 분위기에서 열처리를 실시하였고, microwave 열처리는 microwave 장비를 이용하여 각각 400 W, 600 W, 800 W, 1000 W로 15분 동안 실시하였다. 그 결과, furnace를 이용하여 열처리한 소자와 비교하여 microwave를 통해 열처리한 소자에서 subthreshold swing (SS), threshold voltage (Vth), mobility 등이 비슷한 특성을 내는 것을 확인하였다. 따라서, microwave 열처리 공정은 향후 저온 공정을 요구하는 MOSFET 제작 시의 훌륭한 대안으로 사용 될 것으로 기대된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.8-22
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• 2014

In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted silicon-on-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmented-channel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.208.1-208.1
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• 2015

최근, 차세대 투명 디스플레이 구동소자로서 산화물 반도체를 이용한 Transparent Amorphous Oxide Semiconductor (TAOS) 기술이 큰 주목을 받고 있다. 산화물 반도체는 기존의 a-Si에 비해 우수한 전기적인 특성과 낮은 구동전압 그리고 넓은 밴드 갭으로 인한 투명성의 장점들이 있다. 그리고 낮은 공정 온도에서도 제작이 가능하기 때문에 유리나 플라스틱과 같은 다양한 기판에서도 박막 증착이 가능하다. 하지만 기존의 furnace를 이용한 열처리 방식은 낮은 온도에서 우수한 전기적인 특성을 내기 어려우며, 공정 시간이 길어지는 단점들이 있다. 따라서 본 연구에서는 산화물 반도체중 In-Ga-Zn-O (IGZO)와 In-Sn-O(ITO)를 각각 채널 층과 게이트 전극으로 이용하였다. 또한 마이크로웨이브 열처리 기술을 이용하여 기존의 열처리 방식에 비해 에너지 전달 효율이 높고 짧은 시간동안 저온 공정이 가능하며 우수한 전기적인 특성을 가지는 투명 박막 트랜지스터를 구현 하였다. 본 실험은 glass 기판위에서 진행되었으며, RF sputter를 이용하여 ITO를 150 nm 증착한 후, photo-lithography 공정을 통하여 하부 게이트 전극을 형성하였다. 이후에 RF sputter를 이용하여 SiO2 와 IGZO 를 각각 300, 50 nm 증착하였고, patterning 과정을 통하여 채널 영역을 형성하였다. 또한 소자의 전기적인 특성 향상을 위해 마이크로웨이브 열처리를 1000 Watt로 2 분간 진행 하였고, 비교를 위하여 기존 방식인 furnace 를 이용하여 N2 분위기에서 $400^{\circ}C$로 30분간 진행한 소자도 병행하였다. 그 결과 마이크로웨이브를 통해 열처리한 소자는 공정 온도가 $100^{\circ}C$ 이하로 낮기 때문에 glass 기판에 영향을 주지 않고 기존 furnace 열처리 한 소자보다 전체적으로 전기적인 특성이 우수한 것을 확인 하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.347.1-347.1
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• 2014

최근, 박막 트랜지스터는 빠른 동작 속도, 낮은 공정비용 그리고 저온공정 등의 특성을 필요로 하고 있다. 그 중 indium-zinc oxide (InZnO)는 높은 전기적 특성, 높은 광 투과도 그리고 우수한 안정성 때문에 기존의 반도체를 대체할 수 있을 것으로 기대된다. InZnO의 경우 indium과 zinc의 조성비에 따라 특성 변화의 차이가 크기 때문에 다양한 조성비에 대한 연구가 보고되고 있는데, 기존의 InZnO 박막을 증착하는 방법의 경우에 조성비의 변화 과정에 많은 공정상의 어려움이 있다. 이 같은 문제점 때문에 조성비의 변화를 용이하게 할 수 있는 용액공정을 이용한 연구가 진행되고 있다. 또한 용액공정은 높은 균일성, 공정 시간 및 비용 감소 그리고 대면적화가 가능한 장점을 가지고 있다. 한편, 용액공정을 기반으로 한 InZnO의 경우에 용액 상태에서 고체 상태의 순수한 금속 산화물 상태로 바꾸기 위해 post-treatment 가 필요하다. 일반적으로 furnace 열처리 방법을 사용하는데, 이 경우 낮은 열효율 및 고비용 등의 문제점을 가지고 있다. 특히 glass 또는 flexible 기판의 경우 열처리 온도에 대한 제약이 있다. 이러한 문제를 해결하기 위한 방법으로 최근에 microwave irradiation를 이용한 저온 post-treatment 방법이 보고되고 있다. Microwave irradiation는 짧은 공정시간 및 열 균일성 등의 장점이 있다. 따라서 본 연구에서는 다양한 indium과 zinc의 조성비를 갖는 용액을 제작한 후 spin coating을 이용하여 증착한 InZnO 기반의 박막 트랜지스터를 제작하였다. Furnace와 microwave 방식으로 post-treatment 하여 비교 평가한 결과 microwave irradiation 한 경우 furnace 열처리 한 경우 보다 더 안정된 동작 전압을 가지는 것으로 나타났다. 따라서 저온공정이 가능한 microwave irradiation 방법으로 post-treatment 한다면 차세대 산화물 반도체로서의 적용이 가능할 것으로 기대된다.