• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.319-322
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• 2003

To match the charge induced by the insulators $CeO_2$ with the remanent polarization of ferro electric SBT thin films, areas of Pt/SBT/Pt (MFM) and those of $Pt/CeO_2/Si$ (MIS) capacitors were ind ependently designed. The area $S_M$ of MIS capacitors to the area $S_F$ of MFM capacitors were varied from 1 to 10, 15, and 20. Top electrode Pt and SBT layers were etched with for various area ratios of $S_M\;/\;S_F$. Bottom electrode Pt and $CeO_2$ layers were respectively deposited by do and rf sputtering in-situ process. SBT thin film were prepared by the metal orgnic decomposition (MOD) technique. $Pt(100nm)/SBT(350nm)/Pt(300nm)/CeO_2(40nm)/p-Si$ (MFMIS) gate structures have been fabricated with the various $S_M\;/\;S_F$ ratios using inductively coupled plasma reactive ion etching (ICP-RIE). The leakage current density of MFMIS gate structures were improved to $6.32{\times}10^{-7}\;A/cm^2$ at the applied gate voltage of 10 V. It is shown that in the memory window increase with the area ratio $S_M\;/\;S_F$ of the MFMIS structures and a larger memory window of 3 V can be obtained for a voltage sweep of ${\pm}9\;V$ for MFMIS structures with an area ratio $S_M\;/\;S_F\;=\;6$ than that of 0.9 V of MFS at the same applied voltage. The maximum memory windows of MFMIS structures were 2.28 V, 3.35 V, and 3.7 V with the are a ratios 1, 2, and 6 at the applied gate voltage of 11 V, respectively. It is concluded that ferroelectric gate capacitors of MFMIS are good candidates for nondestructive readout-nonvolatile memories.

• 한국산학기술학회논문지
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• 제20권12호
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• pp.27-36
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• 2019

작은 굴절률 및 높은 굴절률을 갖는 저 분산 렌즈에 대한 요구가 증가함에 따라, 높은 내열성 및 내마모성을 갖는 이형성 보호 필름에 대한 필요성이 증가하고 있다. 그러나 광학 산업은 비구면 유리 렌즈 성형에 사용되는 이형보호 필름의 제조 공정 및 품질 표준에 대한 명확한 표준을 아직 확립하지 못했다. 이 기술은 광학 렌즈를 제조하는 각 회사의 노하우로 취급된다. 본 연구에서는 FCVA (Filtered Cathode Vacuum Arc) 기반 ta-C 박막 코팅의 이온에칭, 각 소스 및 필터부의 마그네트론 및 아크 전류, 바이어스 전압의 최적화에 관한 실험을 수행하였다. 그 결과, 코팅성능 측면에서, 이리듐- 레늄 합금 박막 스퍼터링 제품 대비 필름 두께가 약 50% 얇고, 경도는 약 20%, 박막의 접착강도는 약 40 % 개선된 것으로 측정되었다. 본 연구의 박막 코팅 공정 결과는 금형 이형 박막층의 최소 기계적 특성 및 품질 확립을 위한 유리 렌즈의 개발 및 활용에 크게 기여할 것으로 사료된다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 1999년도 추계학술발표회 초록집
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• pp.49-49
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• 1999

In this study, $Cl_2/BCI_3$ magnetized inductively coupled plasmas (MICP) were used to etch GaN and the effects of magnetic confinements of inductively coupled plasmas on the GaN etch characteristics were investigated as a function of $Cl_2/BCI_3$. Also, the effects of Kr addition to the magnetized $Cl_2/BCI_3$ plasmas on the GaN etch rates were investigated. The characteristics of the plasmas were estimated using a Langmuir probe and quadrupole ma~s spectrometry (QMS). Etched GaN profiles were observed using scanning electron microscopy (SEM). The small addition of $Cl_2/BCI_3$ (10-20%) in $Cl_2$ increased GaN etch rates for both with and without the magnetic confinements. The application of magnetic confinements to the $Cl_2/BCI_3$ inductively coupled plasmas (ICP) increased GaN etch rates and changed the $Cl_2/BCI_3$ gas composition of the peak GaN etch rate from 10% $BCI_3$ to 20% $BCI_3$. It also increased the etch selectivity over photoresist, while slightly reducing the selectivity over $Si0_2$. The application of the magnetic field significantly increased positive $BCI_2{\;}^+$ measured by QMS and total ion saturation current measured by the Langmuir probe. Other species such as CI, BCI, and CI+ were increased while species such as $BCl_2$ and $BCI_3$ were decreased with the application of the magnetic field. Therefore, it appears that the increase of GaN etch rate in our experiment is related to the increased dissociative ionization of $BCI_3$ by the application of the magnetic field. The addition of 10% Kr in an optimized $Cl_2/BCI_3$ condition (80% $Cl_2/$ 20% $BCI_3$) with the magnets increased the GaN etch rate about 60%. More anisotropic GaN etch profile was obtained with the application of the magnetic field and a vertical GaN etch profile could be obtained with the addition of 10% Kr in an optimized $Cl_2/BCI_3$ condition with the magnets.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.

• 한국광학회지
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• 제3권4호
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• pp.258-265
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• 1992

저압화학기상증착법으로 Si 기판에 $P_{2}O_{5}-SiO_{2}$ 광도파박막계를 제작하였다. 제작된 박막의 광도파손실율은 1.65dB/cm이었으나 $1100^{\circ}C$에서 열처리한 뒤에는 0.1dB/cm 이하로 크게 감소하였다. 레이저 노광법과 활성이온식각법으로 광도파로를 제작하여 $1100^{\circ}C$에서 열처리하였다. 열처리 결과 도파로 코어의 모양은 사각형에서 반원형으로 바뀌었으며 0.6328$\mu$m에서 0.03dB/cm 그리고 1.53$\mu$m에서 0.04dB/cm의 낮은 도파손실율을 나타내었다. 도파로의 도파손실율이 감소하는 이유로는 고온 열처리과정에서 첫째 박막조직과 결합하여 광흡수를 일으키는 수소가 확산 방출되고 둘째 광산란을 일으키는 도파로의 거친 계면 및 박막조직이 재형성되며, 셋째 식각법으로 도파로를 만들때 생기는 도파로 코어의 거친 계면이 매끄럽게되어 도파광의 산란손실이 중어들기 때문으로 생각된다.

• 마이크로전자및패키징학회지
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• 제12권2호
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• pp.111-119
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• 2005

직경 $75{\mu}m$ 높이 $90{\mu}m$및 $150{\mu}m$ 피치의 Cu via를 통한 삼차원 배선구조를 갖는 스택 시편을 deep RIE를 이용한 via hole 형성공정 , 펄스-역펄스 전기도금법에 의한 Cu via filling 공정, CMP를 이용한 Si thinning 공정, photholithography, 금속박막 스퍼터링, 전기도금법에 의한 Cu/Sn 범프 형성공정 및 플립칩 공정을 이용하여 제작하였다. Cu via를 갖는 daisy chain 시편에서 측정한 접속범프 개수에 따른 daisy chain의 저항 그래프의 기울기로부터 Cu/Sn 범프 접속저항과 Cu via 저항을 구하는 것이 가능하였다. $270^{\circ}C$에서 2분간 유지하여 플립칩 본딩시 $100{\times}100{\mu}m$크기의 Cu/Sn 범프 접속저항은 6.7 m$\Omega$이었으며, 직경 $75 {\mu}m$, 높이 $90{\mu}m$인 Cu via의 저항은 2.3m$\Omega$이었다.

• 전자공학회논문지SC
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• 제39권6호
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• pp.34-42
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• 2002

본 논문에서는 전압검출기에 사용되는 온도에 무관한 검출 전압원을 제안한다. 검출 전압원이 절대온도 영도(Zero degree)에서 실리콘 밴드갭 전압의 m배가 되도록 설계한다. 검출 전압원의 온도계수는 트랜지스터 이미터-베이스 사이의 서로 다른 면적을 가진 다이오드에 생성된 비선형 전압인 ${\Delta}V_{BE}$의 오목한 온도계수와 트랜지스터 순방향 전압인 $V_{BE}$의 볼록한 비선형 온도계수의 합으로 다이오드의 온도계수를 적절히 선택함으로서 거의 제로의 온도계수를 실현한다. 또한 검출 전압원의 값이 ${\Delta}V_{BE}$, $V_{BE}$ 멀티플라이어 회로 및 저항을 이용하여 변화될 수 있도록 설계하였다. 제안한 검출 전압원의 성능을 평가하기 위해, $6{\mu}m$ 바이폴러 기술로 조립된 1.9V용 IC를 제작하여 검출 전압원의 동작특성과 온도계수를 측정하였다. 또한 검출 전압원의 값이 공정에 의해 변화되는 요인을 줄이기 위해 트리밍 기술, 이온 임플란테이션과 이방성 에칭을 도입하였다. 제작된 IC에서 검출 전압원은 -30$^{\circ}C$~70$^{\circ}C$의 온도범위에서 29ppm/$^{\circ}C$의 안정된 온도계수를 얻을 수 있었다. 그리고 전압검출기의 소비전류는 1.9V 공급전압에서 $10{\mu}A$이다.

• Corrosion Science and Technology
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• 제9권6호
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• pp.276-280
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• 2010

Copper(Cu) as an interconnecting metal layer can replace aluminum (Al) in IC fabrication since Cu has low electrical resistivity, showing high immunity to electromigration compared to Al. However, it is very difficult for copper to be patterned by the dry etching processes. The chemical mechanical polishing (CMP) process has been introduced and widely used as the mainstream patterning technique for Cu in the fabrication of deep submicron integrated circuits in light of its capability to reduce surface roughness. But this process leaves a large amount of residues on the wafer surface, which must be removed by the post-CMP cleaning processes. Copper corrosion is one of the critical issues for the copper metallization process. Thus, in order to understand the copper corrosion problems in post-CMP cleaning solutions and study the effects of DC biases and post-CMP cleaning solution concentrations on the Cu film, a constant voltage was supplied at various concentrations, and then the output currents were measured and recorded with time. Most of the cases, the current was steadily decreased (i.e. resistance was increased by the oxidation). In the lowest concentration case only, the current was steadily increased with the scarce fluctuations. The higher the constant supplied DC voltage values, the higher the initial output current and the saturated current values. However the time to be taken for it to be saturated was almost the same for all the DC supplied voltage values. It was indicated that the oxide formation was not dependent on the supplied voltage values and 1 V was more than enough to form the oxide. With applied voltages lower than 3 V combined with any concentration, the perforation through the oxide film rarely took place due to the insufficient driving force (voltage) and the copper oxidation ceased. However, with the voltage higher than 3 V, the copper ions were started to diffuse out through the oxide film and thus made pores to be formed on the oxide surface, causing the current to increase and a part of the exposed copper film inside the pores gets back to be oxidized and the rest of it was remained without any further oxidation, causing the current back to decrease a little bit. With increasing the applied DC bias value, the shorter time to be taken for copper ions to be diffused out through the copper oxide film. From the discussions above, it could be concluded that the oxide film was formed and grown by the copper ion diffusion first and then the reaction with any oxidant in the post-CMP cleaning solution.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.214-214
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• 1999

다이아몬드를 반도체용 열방산용기판 등으로 사용하기 위해서는 수백 $\mu\textrm{m}$ 두께의 대면적 웨이퍼가 요구된다. 이를 위해서 DC are jet CVD, MW PACVD, DC PACVD 등이 개발되어, 현재 4"에서 8"까지의 많은 문제를 일으키고 있다. 본 연구에서는 multi-cathode DC PACVD법에 의한 4" 다이아몬드 웨이퍼의 합성과 합성된 막의 특성변화에 대한 연구를 수행하였다. 또한, 웨이퍼의 휨과 crack 발생거동과 대한 고찰을 통래 휨과 crack이 없는 웨이퍼의 제작방법을 고안하였다. 사용된 음극의 수는 일곱 개이며, 투입된 power는 각 음극 당 약 2.5kW(4.1 A-600V)이었다. 사용된 기판의 크기는 직경 4"이었다. 합성압력은 100Torr, 가스유량은 150sccm, 증착온도는 125$0^{\circ}C$~131$0^{\circ}C$, 수소가스네 메탄조성은 5%~8%이었다. 합성 중 막에 인가되는 응력은 합성 중 증착온도의 변화에 의해 제어하였다. 막의 결정도는 Raman spectroscopy 및 열전도도를 측정을 통해 분석하였다. 성장속도 및 다이아몬드 peak의 반가폭은 메탄조성 증가(5%~8%)에 따라 증가하여 각각 6.6~10.5$\mu\textrm{m}$/h 및 3.8~5.2 cm-1의 분포를 보였다. 6%CH4 및 7%CH4에서 합성된 웨이퍼에서 측정된 막의 열전도도는 11W/cmK~13W/cmK 정도로 높게 나타났다. 막두께의 uniformity는 최대 3.5%로 매우 균일하였다. 막에 인가되는 응력의 제어로 직경 4"k 합성면적에서 두께 1mm 이상의 균열 및 휨이 없는 다이아몬드 자유막 웨이퍼를 합성할 수 있었다.다이아몬드 자유막 웨이퍼를 합성할 수 있었다.active ion에 의해 sputtering 이 된다. 이때 plasma 처리기의 polymer 기판 후면에 magnet를 설치하여 높은 ionization을 발생시켜 처리 효과를 한층 높여 주었다. 이 plasma 처리는 표면 청정화, 표면 etching 이 동시에 행하는 것과 함께 장시간 처리에 의해 표면에서는 미세한 과, C=C기, -C-O-의 극성기의 도입에 의한 표면 개량이 된다는 것을 관찰할 수 있다. OPP polymer 표면을 Ar 100%로 plasma 처리한 경우 C-O, C=O 등의 carbonyl가 발생됨을 알 수 있었다. C-O, C=O 등의 carbynyl polor group이 도입됨에 따라 sputter된 Al의 접착력이 향상됨을 알 수 있으며, TEM 관찰 결과 grain size도 상당히 작아짐을 알 수 있었다.onte-Carlo 방법으로 처리하였다. 정지기장해석의 경우 상용 S/W인 Vector Fields를 사용하였다. 이를 통해 sputter 내 플라즈마 특성, target으로 입사하는 이온에너지 및 각 분포, 이들이 target erosion 형상에 미치는 영향을 살펴보았다. 또한 이들 결과로부터 간단한 sputtering 모델을 사용하여 target으로부터 sputter된 입자들이 substrate에 부착되는 현상을 Monte-Carlo 방법으로 추적하여 성막특성도 살펴보았다.다.다양한 기능을 가진 신소재 제조에 있다. 또한 경제적인 측면에서도 고부가 가치의 제품 개발에 따른 새로운 수요 창출과 수익률 향상, 기존의 기능성 안료를 나노(nano)화하여 나노 입자를 제조, 기존의 기능성 안료에 대한 비용 절감 효과등을 유도 할 수 있다. 역시 기술적인 측면에서도 특수소재 개발에 있어 최적의 나노 입자 제어기술 개발 및 나노입자를 기능성 소재로 사용하여 새로운 제품의 제조와 고압 기상

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.257-257
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• 2007

고밀도 FeRAM (Ferroe!ectric Random Access Memory) 소자를 개발하기 위해서는 강유전체 물질을 이용한 안정적인 스텍형의 커패시터 개발이 필수적이다. 특히 $(Bi,La)_4Ti_3O_{12}$ (BLT) 강유전체 물질을 이용하는 경우에는 낮은 열처리 온도에서도 균질하고 높은 값의 잔류 분극 값을 확보하는 것이 가장 중요한 과제 중의 하나이다. 불행히도, BLT 물질은 a-축으로는 약 $50\;{\mu}C/cm^2$ 정도의 높은 잔류 분극 값을 갖지만, c-축 방향으로는 $4\;{\mu}C/cm^2$ 정도의 낮은 잔류 분극 값을 나타내는 동의 강한 비등방성 특성을 보인다. 따라서 BLT 박막에서 각각 입자들의 크기 및 결정 방향성을 세밀하게 제어하는 것은 무엇보다 중요하다. 본 연구에서는 16 Mb의 1T/1C (1-transistor/1-capacitor) 형의 FeRAM 소자를 BLT 박막을 적용하여 제작하였다. 솔-젤 (sol-gel) 용액을 이용하여 스핀코팅법으로 BLT 박막을 증착하고, 후속 열처리 공정을 RTP (rapid thermal process) 공정을 이용하여 수행하였다. 커패시터의 하부 전극 및 상부 전극은 각각 Pt/IrOx/lr 및 Pt을 적용하였다. 반응성 이온 에칭 (RIE: reactive ion etching) 공정을 이용하여 커패시터를 형성시킨 후, 32k-array (unit capacitor: $0.68\;{\mu}m$) 패턴에서 측정한 스위칭 분극 (dP=P*-P^) 값은 약 $16\;{\mu}C/cm^2$ 정도이고, 웨이퍼 내에서의 균일도도 2.8% 정도로 매우 우수한 특성을 보였다. 그러나 단위 셀들의 특성을 평가하기 위하여 bit-line의 전압을 측정한 결과, 약 10% 정도의 커패시터에서 불량이 발생하였다. 그리고 이러한 불량 젤들은 매우 불규칙적으로 분포함을 확인할 수 있었다. 이러한 불량 원인을 파악하기 위하여 양호한 젤과 불량이 발생한 셀에서의 BLT 박막의 미세구조를 분석하였다. 양호한 셀의 BLT 박막 입자들은 불량한 셀에 비하여 작고 비교적 균일한 크기를 갖고 있었다. 이에 비하여 불량한 셀에서의 BLT 박막에는 과대 성장한 입자들이 존재하고 이에 따라서 입자 크기가 매우 불균질한 것으로 확인되었다. 또 이러한 과대 성장한 입자들은 거의 모두 c-축 배향성을 나타내었다. 이상의 실험 결과들로부터, BLT 박막을 이용하여 제작한 FeRAM 소자에서 발생하는 불규칙한 셀 불량의 주된 원인은 c-축 배향성을 갖는 과대 성장한 입자의 생성임을 알 수 있었다. 즉 BLT 박막을 이용하여 FeRAM 소자를 제작하는 경우, 균일한 크기의 입자 및 c-축 배향성의 입자 억제가 매우 중요한 기술적 요소임을 알 수 있었다.