• 전자공학회논문지
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• 제50권9호
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• pp.60-67
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• 2013

다양한 Intellectual Property(IP)로 이루어진 복잡한 SoC 테스트에 있어 테스트 비용 절감은 필수적이다. 본 논문에서는 IEEE Std. 1500과 IEEE Std. 1149.7 인터페이스를 사용하여 적은 수의 핀 수로 IP 기반의 System-on-a-Chip(SoC) 테스트를 가능케 하는 테스트 구조를 제안한다. IEEE Std. 1500은 IP 기반의 SoC 테스트에 있어 각 IP를 테스트할 수 있는 독립된 접근 경로를 제공한다. 본 논문에서는 이러한 독립된 테스트 경로를 IEEE Std. 1149.7로 제어 가능하도록 구성함으로서 SoC의 테스트 핀 수를 2 핀으로 줄일 수 있게 한다. 본 기술은 Wafer 및 Package 수준 테스트에 요구되는 테스트 핀 수를 줄임으로서 동시에 테스트 가능한 대상회로의 수를 늘릴 수 있고, 결과적으로 전체적인 양산 테스트 비용을 크게 절감할 수 있게 한다.

• 한국전자통신학회논문지
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• 제11권5호
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• pp.465-472
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• 2016

본 논문에서는 PCB(: Printed Circuit Board) 패턴 검출을 위하여 Camera Link(Medium)을 지원하는 FPGA 기반 패턴 매칭 시스템을 구현하였다. 최근 생산되고 있는 PCB 패턴은 고집적화 시스템을 위해 점점 미세해지고 복잡해지고 있다. PCB 생산 공정의 비전 자동화를 위하여 고속 처리가 가능한 FPGA 기반 시스템을 제작하였고, 패턴 검출을 위해 사용되는 비전 라이브러리를 IP(: Intellectual property)로 구현하였다. 구현한 IP는 Camera Link IP, 패턴 매칭 IP, VGA IP, 에지 검출 IP, 메모리 IP이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.769-770
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• 2011

본 논문에서는 정보기술 시스템온칩을 구성하는 방법을 제안하였다. 시스템온칩을 구현하기 위해 설계자는 IP의 재사용을 염두해 두어야 한다. IP 블록은 미리 설계되어지고 검증되기 때문에 설계자는 개별 부품의 올바름과 수행에 대해 거정을 하지 않아도 된다.또한, 정보기술 시스템온침의 임베디드된 코어는 시스템 레벨의 테스트 메카니즘을 호출하여 사용한다. 실제에 있어, IP 블록을 사용하여 조립할 때 아직까지는 error-prone, labor-intensive, time-consuming 과정을 사용한다. 본 논문에서는 시스템온칩 설계자가 IP 블록과 툴을 사용하는 것에 �X점을 맞추었다.

• 기술혁신학회지
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• 제12권2호
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• pp.291-311
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• 2009

기업의 지식재산 투자와 관리 역량은 기업경쟁력 강화를 통해서 기업가치와 무형자산가치를 창출할 수 있는 핵심 요인이다. 본 연구의 목적은 지식재산 투자와 관리 역량과 연관된 주요 변수들이 무형자산가치 범주를 구분하는데 미치는 형향을 통계적으로 검정하는 것이다. 지식재산 관리 실태조사 결과 특허관리 역량은 전반적으로 충분하지 못한 것으로 나타났고, 디자인 관리 및 브랜드 관리 역량은 미흡한 것으로 나타났다. 다변량 분산분석 결과 무형자산가치 범주간 지식재산 투자와 관리 변수의 평균차이가 유의한 것으로 나타났다. 다항로짓 판별분석 결과 연구개발비 비율과 특허관리 역량이 무형자산가치 범주를 판별하는데 유의한 영향을 미치는 것으로 나타났으나, 광고선전비 비율은 유의한 영향을 미치지 않는것으로 나타났다. 디자인 및 브랜드 관리 역량은 범주간 다른 유의수준을 보이고있다. 결론적으로 무형자산가치 창출을 위해서 기업의 지식재산 투자와 더불어 지식재산 관리 역량 개선을 위한 전략적 정책이 절실히 요구된다.

• 디지털융복합연구
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• 제18권2호
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• pp.421-426
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• 2020

글로벌 게임 시장은 다양한 플랫폼에 걸쳐 고르게 성장하고 있는 추세이나, 국내 게임 시장의 경우, 전체 국내 게임 시장에서 80%이상의 비중을 차지하고 있는 PC 및 모바일 플랫폼에서 성장률 저하가 나타나고 있어, 이에 대한 대안이 필요한 상황이다. 본 연구에서는, 국내 게임 시장 성장률 제고를 위한 방안으로, IP 기반 게임의 멀티 플랫폼 출시 방안을 제안하고자 하였다. 게임의 멀티 플랫폼 출시 방식은 독립형 멀티 플랫폼 방식, 연동형 멀티 플랫폼 방식, 업그레이드 연동형 멀티 플랫폼 방식으로 구분될 수 있으며, 각각 IP의 확장과 타 플랫폼에서의 영향력 확대, 멀티 플랫폼으로 출시된 게임의 이용자수 확대 및 이탈방지 효과, 게임 유저에게 더욱 만족스러운 게임 플레이환경을 제공 및 경쟁게임으로의 이탈을 방지효과를 얻을 수 있는 것으로 분석되었다. 본 연구에서는 제한적인 사례분석이 이루어진 만큼, 보다 효과적인 멀티 플랫폼 활용 방안 제안을 위한 추가연구가 필요하다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2002년도 정기총회 및 학술대회
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• pp.63-68
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• 2002

JPEG2000은 기존의 정지영상압축부호화 방식에 비해 우수한 비트율-왜곡(Rate-Distortion)특성과 향상된 주관적 화질을 제공하며 인터넷, 디지털 영상카메라, 이동단말기, 의학영상 등 다양한 분야에서 적용될 수 있는 새로운 정지영상압축 표준이다. 본 논문에서는 SoC(System on a Chip)설계를 고려한 JPEG2000 인코더의 구조를 제안하고 IP(Intellectual Property)를 설계 및 검증하였다. 구현된 JPEG2000 IP는 DWT(Discrete Wavelet Transform)블록, 스칼라양자화블록, EBCOT(Embedded Block Coding with Optimized Truncation)블록으로 구성되어 있다. IP는 모의실험을 통해 구현 구조에 대한 타당성을 검증하였고, 반도체설계자산연구센터에서 제시한 'RTL Coding Guideline'에 따라 HDL을 설계하였다. 특히, DWT블록은 구현시 많은 연산과 메모리 용량이 필요하므로 영상을 저장할 외부 메모리를 사용하였고, 빠른 곱셈과 덧셈연산을 위한 3단 파이프라인 부스곱셈기(3-state pipeline booth multiplier)와 캐리예측 덧셈기(carry lookahead adder)를 사용하였다. 설계된 JPEG2000 IP들은 삼성 0.35$\mu\textrm{m}$ 라이브러리를 이용하여 Synopsys사 Design Analyzer 틀을 통해 논리 합성하였으며, Xillinx 100만 게이트 FPGA칩에 구현하여 그 동작을 검증하였다. 또한, Hard IP 설계를 위해 Avanti사의 Apollo툴을 이용하여 Layout을 수행하였다.

• 전기전자학회논문지
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• 제26권3호
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• pp.422-429
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• 2022

조도센서 칩은 아날로그 회로의 트리밍이나 디지털 레지스터의 초기 값을 셋팅하기 위해 소용량의 eFuse(electrical Fuse) OTP(One-Time Programmable) 메모리 IP(Intellectual Property)를 필요로 한다. 본 논문에서는 1.8V LV(Low-Voltage) 로직 소자를 사용하지 않고 3.3V MV(Medium Voltage) 소자만 사용하여 128비트 eFuse OTP IP를 설계하였다. 3.3V 단일 MOS 소자로 설계한 eFuse OTP IP는 1.8V LV 소자의 gate oxide 마스크, NMOS와 PMOS의 LDD implant 마스크에 해당되는 총 3개의 마스크에 해당되는 공정비용을 줄일 수 있다. 그리고 1.8V voltage regulator 회로가 필요하지 않으므로 조도센서 칩 사이즈를 줄일 수 있다. 또한 조도센서 칩의 패키지 핀 수를 줄이기 위해 프로그램 전압인 VPGM 전압을 웨이퍼 테스트 동안 VPGM 패드를 통해 인가하고 패키징 이후는 PMOS 파워 스위칭 회로를 통해 VDD 전압을 인가하므로 패키지 핀 수를 줄일 수 있다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.509-518
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• 2023

본 논문에서는 아날로그 회로 트리밍과 Calibration 등에 필요한 4Kb Poly-Fuse OTP IP를 설계하였다. NMOS Select 트랜지스터와 Poly-Fuse 링크로 구성된 Poly-Fuse OTP 셀의 BL 저항을 줄이기 위해 BL은 Metal 2와 Metal 3를 stack하였다. 그리고 BL 라우팅 저항을 줄이기 위해 4Kb 셀은 64행 × 32열 Sub-block 셀 어레이 2개로 나뉘었으며, BL 구동회로는 Top과 Bottom으로 나누어진 2Kb Sub-block 셀 어레이의 가운데에 위치하고 있다. 한편 본 논문에서는 1 Select 트랜지스터에 1 Poly-Fuse 링크를 사용하는 OTP 셀에 맞게 코어회로를 제안하였다. 그리고 OTP IP 개발 초기 단계에서 프로그램되지 않은 Poly-Fuse의 저항이 5kΩ까지 나올수 있는 경우까지를 고려한 데이터 센싱 회로를 제안하였다. 또한 Read 모드에서 프로그램되지 않은 Poly-Fuse 링크를 통해 흐르는 전류를 138㎂ 이하로 제한하였다. DB HiTek 90nm CMOS 공정으로 설계된 Poly-Fuse OTP 셀 사이즈는 11.43㎛ × 2.88㎛ (=32.9184㎛2)이고, 4Kb Poly-Fuse OTP IP 사이즈는 432.442㎛ × 524.6㎛ (=0.227mm²)이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.597-600
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• 2004

In this paper. the soft IP (Intellectual Property) of pipeline of 32-bit microcontroller for embedded and portable application is presented. This IP supports variable pipeline stage according to the performance that user wants. In this architecture, three pipeline stages are basically employed and extended to the five pipeline stages. To this purpose, control logic has been partitioned to reflect each pipeline stage. FPGA platform is used for rapidly prototyping the IP. This is designed using Verilog HDL

• IT SoC Magazine
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• 통권2호
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• pp.34-38
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• 2004

실리콘 처리 기술의 고속화 요구와 유무선 환경에서 동영상 통신이 가능한 비디오 폰, 영상 회의 시스템, 이동 통신용 단말기 등의 전자 제품 사용자의 급증은 시스템을 하나의 칩에 집적화하는 SoC(System-On-a-Chip) 설계 기술을 요구하고 있다. 칩의 복잡도와 SoC 제품의 생산성 차이가 계속적으로 증가함에 따라 현재의 IC 설계 방법으로는 SoC 제품의 성능과 요구의 변화를 만족시킬 수 없다. 칩의 면적을 최소화하고 성능을 최대화하며 게이트 수준의 최적화를 통한 기존의 셀 기반 설계 방법으로는 설계의 생산성 문제를 해결할 수 없다. 이러한 문제를 해결 위한 새로운 설계 방법인 IP 재사용을 기반으로 한 플랫폼 기반 설계가 제시되었다. 플랫폼 기반 설계는 SoC 제품을 빠르게 개발하기 위한 응용 기반 통합 플랫폼과 재사용이 가능한 IP(Intellectual Property) 이용한 플랫폼 기반 설계(Platform-Based Design) 방법이다. 새로운 설계 방법은 90% 이상의 IP 재사용을 통해서 설계 시간을 단축하며, 시스템 수준에서의 최적화를 통해서 제품의 시장 경쟁력(Time-to-Market)의 문제를 해결하기 위한 방법이다.