• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅲ
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• pp.1395-1398
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• 2003

This paper presents a 32-bit RISC Micro-Controller which is useful in the dedicated DSP and communication areas. The designed processor has 5 stages pipeline architecture, and 28 instructions. This RISC Micro-Controller consist of 22,100 gates and has 5.95 ns data arrival time, and 437 ㎽ total dynamic power. The RISC Micro-Controller is a IP (Intellectual property) Core module which can implement a number of protocols by and is applicable to DSP and data communication.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 춘계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.211-215
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• 2006

This paper present the Half-Bridge converter for low current output. In converter system, magnetic components are important devices used for energy storage, energy transfer, galvanic isolation and filtering. The proposed Half-Bridge converter is to reduce the number of magnetic components. The secondary rectification was discussed by comparison of center-tap type with primary center-core transformer winding and primary side-core transformer winding. A prototype featuring 400V input, 10V output, 400kHz switching frequency, and 100W output power.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.924-927
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• 2009

IT-SoC의 성능 향상과 개발기간 단축을 위한 IP 재사용 (reuse) 기술은 SoC 산업이 본격적으로 성장하기 위한 필수 요소이다. 이러한 IP 기술은 수요기업의 요구에 부응하는 적합한 사양을 결정하고 표준화 하는 일이 매우 중요하며, 무엇보다도 수입에 의존하지 않는 국산 기술의 개발이 중요하다. 본 고에서는 반도체 설계의 지식재산권화의 필요성과 그 재사용에 대한 중요성에 대하여 분석하고 논의한다. 특별히, 미국의 CAST 사에서 수입하여 사용하고 있는 암호화 IP를 예를 들어 문제점을 분석한다.

• 전기전자학회논문지
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• 제25권4호
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• pp.625-633
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• 2021

몽고메리 모듈러 곱셈의 유연한 하드웨어 구현을 위한 확장 가능형 아키텍처를 기술한다. 처리요소 (processing element; PE)의 1차원 배열을 기반으로 하는 확장 가능형 모듈러 곱셈기 구조는 워드 병렬 연산을 수행하며, 사용되는 PE 개수 N_PE에 따라 연산 성능과 하드웨어 복잡도를 조정하여 구현할 수 있다. 제안된 아키텍처를 기반으로 SEC2에 정의된 8가지 필드 크기를 지원하는 확장 가능형 몽고메리 모듈러 곱셈기(scalable Montgomery modular multiplier; sMM) 코어를 설계했다. 180-nm CMOS 셀 라이브러리로 합성한 결과, sMM 코어는 N_PE=1 및 N_PE=8인 경우에 각각 38,317 등가게이트 (GEs) 및 139,390 GEs로 구현되었으며, 100 MHz 클록으로 동작할 때, N_PE=1인 경우에 57만회/초 및 N_PE=8인 경우에 350만회/초의 256-비트 모듈러 곱셈을 연산할 수 있는 것으로 평가되었다. sMM 코어는 응용분야에서 요구되는 연산성능과 하드웨어 리소스를 고려하여 사용할 PE 수를 결정함으로써 최적화된 구현이 가능하다는 장점을 가지며, ECC의 확장 가능한 하드웨어 설계에 IP (intellectual property)로 사용될 수 있다.

• 융합보안논문지
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• 제15권6_2호
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• pp.141-149
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• 2015

현대사회의 무한경쟁시대는 경제적 가치가 매우 큰 최첨단 과학기술을 확보 선점하는 것이 국가의 경쟁력에 상당한 영향력을 미치게 된다. 이러한 국가의 핵심기술이나 기업의 최첨단 기술을 탈취해가는 산업보안범죄는 국가의 경제안보에 위협적인 피해를 줄 수가 있고, 방위산업 분야의 경우 국가안보와 직결되어 있는 심각한 범죄에 해당한다. 한번 유출된 국가의 핵심기술과 기업의 영업비밀은 회수가 불가능하기 때문에 엄격한 처벌과 대책으로 산업보안 침해범죄를 미연에 방지해야 한다. 일부 선진외국에서도 국가의 경제 및 국가안보와 직결된 산업보안범죄에 대해서는 국가차원에서 관리 가능하도록 법과 제도들이 운영되고 있다. 최근 들어 국내에서도 국가핵심기술이 침해되는 사례가 급증하고 있으며, 아울러 기업의 핵심적인 산업기술을 유출시키는 방법도 과거 저장된 문서를 단순하게 복사하거나 출력해 나가는 수단이 아니라, 최첨단 IT기술 발달로 인해 그 유형과 행태도 다양해졌다. 따라서 국가의 핵심기술과 기업의 영업비밀을 침해하는 산업보안범죄에 대한 피해는 상당히 위협적이기 때문에 산업보안을 단순히 기술유출방지라는 시야가 아닌 산업과 관련된 모든 손실방지와 지적재산보호라는 넓은 범주에서 파악하는 것이 필요하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.251-253
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• 2019

마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.

• 한국도서관정보학회지
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• 제35권1호
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• pp.319-335
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• 2004

본 연구는 디지털도서관 환경에서 새로이 요구되고 있는 저작권 및 그 이용을 관리하는데 필요한 관리적 메타데이터 조직화 방안을 제시하는데 있다. 이를 위하여, 첫째 디지털도서관에 요구되고 있는 메타데이터의 유형을 파악하고, 둘째 디지털도서관이 정보의 조직화 도구로 사용하고 있는 MARC이 갖고 있는 문제점을 파악하였으며, 셋째 저작권법에서 요구하는 관리적 메타데이터에 대한 구조를 분석하였다. 그리고, 이를 토대로 MARC, 더블린코어, 저작권신탁기관의 관리적 메타데이터 시스템이 상호 연동되는 관리적 메타데이터 조직화 및 운영방안을 제안하였다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• ETRI Journal
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• 제31권6호
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• pp.732-740
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• 2009

This paper describes the implementation of a digital audio effect system-on-a-chip (SoC), which integrates an embedded digital signal processor (DSP) core, audio codec intellectual property, a number of peripheral blocks, and various audio effect algorithms. The audio effect SoC is developed using a software and hardware co-design method. In the design of the SoC, the embedded DSP and some dedicated hardware blocks are developed as a hardware design, while the audio effect algorithms are realized using a software centric method. Most of the audio effect algorithms are implemented using a C code with primitive functions that run on the embedded DSP, while the equalization effect, which requires a large amount of computation, is implemented using a dedicated hardware block with high flexibility. For the optimized implementation of audio effects, we exploit the primitive functions of the embedded DSP compiler, which is a very efficient way to reduce the code size and computation. The audio effect SoC was fabricated using a 0.18 ${\mu}m$ CMOS process and evaluated successfully on a real-time test board.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.62-65
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• 2011

FPGA는 대용량의 게이트를 지원하는 하드웨어를 프로그램 할 수 있는 디바이스이다. ASIC을 위해 설계된 로직은 칩으로 제조되기 전에 검증 과정을 거친다. 이 검증 과정에서 시뮬레이션의 한계를 극복하기 위해 FPGA를 사용한 에뮬레이션 방법을 많이 채택한다. 에뮬레이션 과정에서 ASIC의 동작 속도로 검증하는 것이 바람직하지만 FPGA의 특성상 ASIC과 같은 속도로 동작하기는 쉽지 않은 것이 현실이다. 본 논문에서는 HDL 코딩 방법에 따른 FPGA의 성능 민감도를 실험하였다. 실험 및 평가를 위해 다양한 알고리즘을 가진 가산기를 이용하였고 각 가산기 종류와 비트수에 따라 Verilog-HDL을 이용하여 코딩하였으며 대표적인 FPGA 제조사(Altera와 Xilinx)별, 디바이스별로 동작 속도와 자원 사용량을 측정하였다. 실험 결과 FPGA 제조사별로 다른 경향을 보임을 확인하였다. 성능 면에서는 비트별로 다소 차이는 있지만 Altera 디바이스에서는 Ripple Carry, Carry Lookahead 가산기보다 Prefix 가산기의 성능이 우수하게 나왔다. Xilinx 디바이스에서는 예상과 달리 가산기들 사이의 성능 차이가 크게 나지 않았으며 Ripple Carry, Carry Lookahead 가산기가 Prefix 가산기보다 높은 성능을 보이는 경우도 있었다. 비용 면에서는 디바이스별로 큰 차이가 나지 않았으며 ASIC과 비슷한 성능 민감도를 보였다. 그리고 각 제조사에서 제공하는 IP(Intellectual Property) Core를 사용했을 경우는 대부분의 디바이스에서 우수한 성능을 보여 주었다. TSMC 90nm 공정 기술로 제작한 ASIC과 IP Core를 비교했을 때는 ASIC의 성능이 4배 정도 우수한 것으로 나타났다.