• 전자공학회논문지A
• /
• 제33A권2호
• /
• pp.23-31
• /
• 1996

This paper proposes a new UPC(usage parameter control) mechanism that varies the token generation rate of leaky bucket by observing virtual buffer, thus achieving an improvement of performance. An acceptance of a call in B-ISDN is determined by call admission control. A UPC that polices the agreed traffic parameters of a call and takes appropriate actions to prevent congestion in networks. The cell loss probability of conventional UPC is far from that of ideal UPC. The proposed mechanism has a better policing ability and response time for nonconforming call. The proposed mechanism uses ON-OFF model as input traffic. The results of simulation show the efficiency of the proposed mechanism.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2002년도 추계학술대회 논문집 전기물성,응용부문
• /
• pp.6-8
• /
• 2002

In order to prepare magnetic recording layer with a good quality crystallographic characteristic. We prepared $Co_{77}Cr_{20}Ta_3$ layer for perpendicular magnetic recording media on slide glass substrate by Two-Step Methode. The thickness of magnetic layer was fixed 100 nm and buffer layer were varied from 10 to 50 nm, and input current was varied from 0.2[A] to 0.5[A]. The surface morphology and crystal orientation of the CoCrTa films were examined with XRD. Prepared thin films showed improvement of dispersion angle of c-axis orientation ${\Delta}{\theta}_{50}$ caused by inserting buffer layer.

• 전자공학회논문지S
• /
• 제35S권8호
• /
• pp.21-31
• /
• 1998

본 논문에서는 복사 네트워크의 멀티캐스트 셀을 적절하게 분배할 수 있는 새로운 분배 알고리즘을 제안한다. 합산기, 분배기, 가상 주소 부호기, 방송 네트워크가 이원적으로 구성된 복사 네트워크는 제안된 분배 알고리즘에 의하여 낮은 번지와 높은 번지가 양분되어 동시에 동작하기 때문에 입력된 셀이 균등하게 처리되어 셀 지연율과 입력 공정성이 개선되고 복잡도가 감소된다. 또한 방송 네트워크로 이진 트리와 Banyan 네트워크로 구성된 확장 Banyan 네트워크를 사용하여 오버플로우 발생 확률을 1/2로 감소 시킨다. 분석 결과 제안된 알고리즘은 입력 버퍼에서 셀 지연율이 확연하게 감소됨을 알 수 있었다.

• 대한산업공학회지
• /
• 제25권2호
• /
• pp.233-239
• /
• 1999

With the increase of Internet protocol (IP) packets the performance of routers became an important issue in internetworking. In this paper we examined the matching algorithm in gigabit router which has input queue with virtual output queueing. Port partitioning concept is employed to reduce the computational burden of the scheduler within a switch. The input and output ports are divided into two groups such that the matching algorithm is implemented within each input-output pair group in parallel. The matching is performed by exchanging input and output port groups at every time slot to handle all incoming traffics. Two algorithms, maximal weight matching by port partitioning (MPP) and modified maximal weight matching by port partitioning (MMPP) are presented. MMPP has the lowest delay for every packet arrival rate. The buffer size on a port is approximately 20-60 packets depending on the packet arrival rates. The throughput is illustrated to be linear to the packet arrival rate, which can be achieved under highly efficient matching algorithm.

• 한국항행학회논문지
• /
• 제20권1호
• /
• pp.79-85
• /
• 2016

최근의 웹 환경은 스마트폰과 같은 모바일, 페이스북과 같은 소셜 네트워크의 증가로 인하여 네트워크의 트래픽이 급격히 증가하고 있다. 본 논문에서는 WAS(web application server)의 애플리케이션에서 기존 자바의 단점인 I/O의 블로킹(blocking)과 버퍼에 가비지 컬렉션 (garbage collection)으로 인한 CPU 성능 감소 등의 문제를 NIO (non-blocking IO)의 다이렉트 버퍼와 DMA (direct memory access)를 이용하여 기존 시스템의 웹 응답 속도를 향상시켰다. 우선순위 변동 등으로 상대적으로 데이터 순환이 많은 키값은 조작이 용이한 해시맵에 담아 캐시 우선순위 변경 알고리즘을 적용한다. 용량이 큰 응답 데이터는 속도가 빠른 다이렉트 버퍼에 분리 저장하여 성능을 높인다. 캐시 적중 시와 적중이 안 될 경우의 여러 상황에서의 실험을 통해 본 논문에서 제안한 NIO를 이용한 방법이 많은 성능 향상을 보여줌을 확인할 수 있다.

• 정보처리학회논문지A
• /
• 제9A권2호
• /
• pp.147-162
• /
• 2002

고속 입출력 장치를 갖는 다중 프로세서 시스템은 데이터의 처리 성능 향상과 함께 입출력의 집중화에 따른 병목 현상을 줄여줄 수 있다. 이 때 프로세서간의 데이터 전송에 사용되는 공유 메모리는 그 구성과 이용 방법에 따라 시스템 성능에 많은 영향을 미치게 되는데, 본 논문에서는 공유 메모리의 사용방법을 비동기, 메일박스를 통한 인터럽트 전달인지 방식으로 설정한 후 버퍼 및 공유 메모리의 최적 사용량을 예측할 수 있는 모델에 대해 연구하였다. 시스템에 주어지는 입출력 데이터는 이더넷(IEEE 802.3) 망에 흐르는 패킷을 모델로 하며, 이의 대역폭과 burstiness(패킷의 집중화 정도)에 따른 메모리 사용 상황에 대해 살펴보았다. 고속 이더넷(Fast Ethernet) 환경 하에서 시뮬레이션 및 실험에 의해 시스템의 입출력 대역폭뿐만 아니라 패킷의 집중화 정도에 따라서도 버퍼 및 공유 메모리의 사용량이 달라지며, 두 메모리 사이의 사용량에 대한 상관관계가 성립될 수 있음을 알 수 있다.

• 한국컴퓨터그래픽스학회논문지
• /
• 제20권2호
• /
• pp.13-24
• /
• 2014

본 논문에서는 특징 기반 영상모핑(feature-based image morphing)을 위한 GPU (Graphics Processing Unit) 기반의 가속화 기법을 제시한다. 제안된 기법은 모핑과정에서 픽셀과 제어선 사이의 최단거리를 효율적으로 계산하기 위해 그래픽스 하드웨어의 깊이 버퍼(depth-buffer)를 이용한다. 먼저 원본영상(source image)과 최종영상(destination image)에 사용자입력을 통해 특징을 표현하는 제어선들을 지정하고, 각 제어선의 거리함수(distance function)를 서로 다른 색상을 갖는 두개의 사각형과 원뿔로 렌더링한다. 그래픽스 파이프라인(graphics pipeline)을 통해 각 픽셀에서 가장 가까운 제어선까지의 거리는 깊이 버퍼에 저장되고, 이는 모핑연산을 효율적으로 수행하는데 사용된다. 본 논문에서는 픽셀 단위의 모핑 연산을 CUDA(Compute Unified Device Architecture)를 이용하여 병렬화함으로써 모핑의 속도를 더욱 향상시키며, 다양한 크기의 입력영상에 대하여 각각 CPU와 GPU를 이용한 영상모핑 실험을 통해 제안된 기법의 효율성을 입증한다.

• 한국정보과학회논문지:데이타베이스
• /
• 제34권5호
• /
• pp.379-388
• /
• 2007

비순서화된 스트림은 윈도우 기반의 질의를 처리할 때 부정확하거나 지연된 결과를 유발할 수 있다. 기존의 방식에서는 일반적으로 버퍼를 이용하여 비순서화된 스트림을 정렬하며, 버퍼의 크기를 추정하기 위해 네트워크 지연의 최대값에 기반한 방식을 이용한다. 그러나 이러한 방식은 버퍼의 크기를 불필요하게 큰 값으로 추정할 수 있으며, 지연된 질의 결과를 발생시킬 수 있다. 본 논문에서는 네트워크 지연의 변화에 따라 적응적으로 버퍼의 크기를 추정하기 위한 확률론적인 접근 방법을 제안한다 제안하는 방법에서는 튜플의 생성이 포아송 분포를 따르며 네트워크 지연은 정규 분포를 따른다고 가정한다. 그리고 이러한 가정을 바탕으로 추정식을 유도한다. 추정식은 튜플의 손실율을 입력인자로 요구하며, 이는 실시간에 튜플의 손실에 있어서 허용 가능한 백분율을 나타낸다. 사용자는 손실율을 질의문에서 정의함으로써, 응용의 요구에 따라 질의 결과의 정확성이나 처리속도 중 원하는 특성에 중점을 둘 수 있다. 본 논문의 실험 결과는 제안한 추정식이 기존의 네트워크 지연의 최대값에 기반한 추정식에 비해 적응성이 우수함을 보인다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 추계학술대회
• /
• pp.726-729
• /
• 2013

본 논문에서는 LCD source driver IC의 output buffer op-amp로 사용가능한 저소비전력 및 높은 슬루율을 갖는 CMOS rail-to rail 입/출력 op-amp를 설계하였다. 제안한 op-amp는 기존의 출력단 Class-AB 단에 새로이 설계한 Class-B control단을 추가하여 저소비전력과 높은 슬루율을 갖게 하였다. 시뮬레이션 결과 제안된 op-amp는 소비전력이 1.19mW로 감소하였으며 사용한 부하커패시터 (10nF)를 기준으로 슬루율은 6.5V/us로 확인되었다.

• 반도체디스플레이기술학회지
• /
• 제20권3호
• /
• pp.57-64
• /
• 2021

The domestic semiconductor industry can produce various products that will satisfy customer needs by diversifying assembly parts and increasing compatibility between them. It is necessary to improve the production line as a method to reduce the work-in-process inventory (WIP) in the assembly line, the idle time of the worker, and the idle time of the process. The improvement of the production line is to balance the capabilities of each process as a whole, and to determine the timing of product input or the order of the work process so that the time required between each process is balanced. The purpose of this study is to find the optimal WIP and buffer size through SA (Simulated Annealing) that minimizes lead time while matching the number of two parts in a parallel assembly line with bottleneck process. The WIP level and buffer size obtained by the SA algorithm were applied to the CONWIP and DBR systems, which are the existing production systems, and the simulation was performed by applying them to the new hybrid production system. Here, the Hybrid method is a combination of CONWIP and DBR methods, and it is a production system created by setting new rules. As a result of the Simulation, the result values were derived based on three criteria: lead time, production volume, and work-in-process inventory. Finally, the effect of the hybrid production method was verified through comparative analysis of the result values.