• 한국통신학회논문지
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• 제24권9A호
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• pp.1442-1450
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• 1999

본 논문에서는 MPEG-2 비디오 부호화기에서의 프레임 메모리 하드웨어 구현을 위한 DRAM의 효율적인 메모리 맵과 이에 따른 하드웨어 구조를 제안한다. 논문에서 제시된 메모리 맵은 DRAM 사용 시간과 대역폭을 줄임으로써 시스템의 성능을 개선할 수 있도록 설정되었고, 개발된 하드웨어는 MPEG-2 비디오 부호화기에 구성된 타모듈과 인터페이스를 위해 하드웨어는 VHDL을 이용하여 구현하였으며, $0.5\mu\textrm{m}$, VTI, ASIC 라이브러리인 camn5a3을 이용하여 합성하였다. 개발된 하드웨어에 대한 RT (register transfer) 수준 및 게이트 수준의 검증을 위해 VHDL 시뮬레이터와 로직 합성 툴을 사용하였고, 추후 성능 개선과 기능 검증을 위해서 하드웨어 에뮬레이터를 개발하였다. 구현된 하드웨어 MPEG-2의 MP@ML에서 요구하는 전송률로 데이터를 채널에 전송할 수 있도록 하였다.

• Journal of information and communication convergence engineering
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• 제18권1호
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• pp.1-7
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• 2020

This paper proposes a fast-processing and low-cost hardware multiple input multiple output (MIMO) channel emulator. The channel emulator is an important component of hardware-based simulation systems. The novelty of this work is the use of sharing and pipelining functions to reduce hardware resource utilization while maintaining a high sample rate. In our proposed emulator, the samples are created sequentially and interpolated to ensure the sample rate is equal to the base band rate. The proposed 4 × 4 MIMO requires low-cost hardware resource so that it can be implemented on a single field-programmable gate array (FPGA) chip. An implementation on Xilinx Virtex-7 VX980T was found to occupy 10.47% of the available configurable slice registers and 12.58% of the FPGA's slice lookup tables. The maximum frequency of the proposed emulator is 758.064 MHz, so up to 560 different paths can be processed simultaneously to generate 560 × 758 million × 2 × 32 bit complex-valued fading samples per second.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2675-2680
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• 2010

3D 그래픽을 처리하는 연산 과정에는 고정적인 연산만을 수행하는 영역과 Shader 등과 같은 명령어에 의한 프로그래밍이 요구되는 영역이 구분되어 있다. 이러한 3D 파이프라인의 특성을 고려하여 fixed 구조로 설계한 graphics hardware와 명령어 기반의 programmable hardware를 혼합한 구조로 설계하면 효율적인 그래픽 처리가 가능하다. 본 논문에서는 이러한 혼합 구조에 적합한 OpenGL ES(Open Graphics Library Embedded System) 2.0을 지원하는 Fragment Shader를 설계하였다. fixed hardware와 Shader간 데이터 입출력으로 인해 발생할 수 있는 전체 파이프라인의 지연을 줄일 수 있도록 내부 인터페이스를 최적화하였으며 Shader 내부 레지스터 그룹을 interleaved 구조로 설계하여 레지스터 면적과 처리 속도를 개선하였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.984-987
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• 2019

최근 사물인식, 차선인식을 기반한 자율 주행 기술이 각광받고 있다. 하지만 안개가 자욱한 날씨에는 주변 사물을 인지하기 어렵기 때문에 안개제거 기술이 필요하다. 안개 제거 기술은 현재 여러 방면으로 연구되고 있으며, 단일 영상을 기반한 안개제거 알고리즘이 대표적이다. 본 논문에서는 안개 입자 맵을 추정하여 실시간으로 안개 제거를 하기 위한 하드웨어를 설계한다. 제안하는 하드웨어 구조는 누적 히스토그램 방식을 기반한 필터를 구현하여 필터의 window 크기가 커져도 하드웨어 크기에 영향을 미치지 않는 구조를 가진다. 하드웨어 설계는 XILINX사의 xc7z045-ffg900을 목표 보드로 하여 FPGA 구현을 했다.

• 전기전자학회논문지
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• 제18권3호
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• pp.356-361
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• 2014

This paper proposes hardware architecture of HEVC (high efficiency video coding) CABAC (context-based adaptive binary arithmetic coding) binarizer. The proposed binarizer was designed and implemented as an independent module that can be integrated into HEVC CABAC encoder. It generates each bin string of each syntax element in a single cycle. It consists of controller module, TU (truncated unary binarization) module, TR (truncated Rice binarization) module, FL (fixed length binarization) module, EGK (k-th order exp-Golomb coding) module, CALR (coeff_abs_level_remaining) module, QP Delta (cu_qp_delta_abs) module, Intra Pred (intra_chroma_pred_mode) module, Inter Pred (inter_pred_idc) module, and Part Mode (part_mode) module. The proposed binarizer was designed in Verilog HDL, and it was implemented in 45 nm technology. Its operating speed, gate count, and power consumption are 200 MHz, 1,678 gates, and 50 uW, respectively.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.164-167
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• 2002

This paper presents the design of Rijndael crypto-processor with 128 bits, 192 bits and 256 bits key size. In October 2000 Rijndael cryptographic algorithm is selected as AES(Advanced Encryption Standard) by NIST(National Institute of Standards and Technology). Rijndael algorithm is strong in any known attacks. And it can be efficiently implemented in both hardware and software. We implement Rijndael algorithm in hardware, because hardware implementation gives more fast encryptioN/decryption speed and more physically secure. We implemented Rijndael algorithm for 128 bits, 192 bits and 256 bits key size with VHDL, synthesized with Synopsys, and simulated with ModelSim. This crypto-processor is implemented using on-the-fly key generation method and using lookup table for S-box/SI-box. And the order of Inverse Shift Row operation and Inverse Substitution operation is exchanged in decryption round operation of Rijndael algorithm. It brings about decrease of the total gate count. Crypto-processor implemented in these methods is applied to mobile systems and smart cards, because it has moderate gate count and high speed.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.641-642
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• 2011

본 논문에서는 21세기 정보기술의 중심 중에 한 분야인 하드웨이/소프트웨어 협동설계에 기반을 둔 임베디드시스템 구성에 대해 논의하였다. 이를 위해 본 논문에서는 임베디드시스템의 분류와 그 필요성에 대해 기술하였고, 또한, 임베디드 시스템 구성시에 고려할 사항과 분류에 대해 논의하였다. 그리고 임베디드시스템 모델링에 대해 논의하였다. 제안한 하드웨어/소프트웨어 협동설계에 기반을 둔 임베디드시스템은 최근에 그 중요성이 높아지고 있으며 향 후 많은 분야의 차세대 IT 분야에 접목이 될 것으로 기대된다.

• 전기전자학회논문지
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• 제18권4호
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• pp.630-635
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• 2014

In this paper, hardware architecture of BAE (binary arithmetic encoder) was proposed for HEVC (high efficiency video coding) CABAC (context-based adaptive binary arithmetic coding) encoder. It can encode each bin in a single cycle. It consists of controller, regular encoding engine, bypass encoding engine, and termination engine. The proposed BAE was designed in Verilog HDL, and it was implemented in 180 nm technology. Its operating speed, gate count, and power consumption are 180 MHz, 3,690 gates, and 2.88 mW, respectively.

• 항공우주기술
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• 제11권1호
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• pp.145-157
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• 2012

상평면상에서 추력기를 사용하는 자세제어 시스템의 리밋 사이클을 해석하는 새로운 기법이 논문에 의해서 제안되었다. 그러나 이것은 소프트 시뮬레이션상에서 Haloulakos 방식보다 제안 방식이 정확함을 보였지만, 실제 시스템으로 검증하지는 못하였다. 그래서 저자의 제안 방식을 KSLV-I 추력기 자세제어 시스템에 대한 실시간 모의시험으로 검증하고, 리밋 사이클 해석에 대하여 실시간 모의시험 결과와 이론적으로 구한 값을 비교/분석하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제28권2호
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• pp.200-209
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• 2004

The fuzzy control based on $\alpha$-level fuzzy set decomposition. It is known to produce quick response and calculating time of fuzzy inference. This paper derived the embodiment computational algorithm for defuzzification by min-max fuzzy inference and the center of gravity method based on $\alpha$-level fuzzy set decomposition. It is easy to realize the fuzzy controller hardware. based on the calculation formula. In addition. this study proposed a circuit that generates PWM actual signals ranging from fuzzy inference to defuzzification. The fuzzy controller was implemented with mixed analog-digital logic circuit using the computational fuzzy inference algorithm by min-min-max and defuzzification by the center of gravity method. This study confirmed that the fuzzy controller worked satisfactorily when it was applied to the position control of a dc servo system.