• 대한전자공학회논문지SD
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• 제40권1호
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• pp.52-60
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• 2003

IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE표 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.61-71
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• 2003

본 논문에서 제안하는 GNS 시퀀스는 SoC 연결 고 장 테스트를 수행할 때 aliasing 고장 증후와 confounding 고장 증후를 고 장 증후를 발생시키지 않는 시퀀스로 연결 고장 위치의 분석을 효과적으로 수행할 수 있다. GNS 시퀀스는 과거 보드 수준의 연결 테스트를 수행하기 위한 IEEE 1149.1 std. 와 유사한 구조로 SoC 의 연결 테스트를 수행하게 되어있는 IEEE P1500 에 적용하여 SoC 내부의 IP 상호간에 존재하는 연결 고장을 검출하고 그 위치를 분석하는데, 이때 입력되는 테스트 시퀀스의 길이가 기른 연구들에 비해 처소의 값을 가짐으로써 연결 테스트 수행 시간을 단축할 수 있는 효과적인 연결 테스트 알고리듬이다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.39-46
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• 2005

본 논문은 SoC 상에서 정적인 고장 뿐 아니라 동적인 고장도 점검하고 진단할 수 있는 새로운 At-speed Interconnect Test Controller (ASITC)를 소개한다. SoC는 IEEE 1149.1과 P1500 래퍼의 코아들로 구성되고 다중 시스템 클럭에 의해 동작될 수 있으며, 이러한 복잡한 SoC를 테스트하기 위해 P1500 래퍼의 코아를 위한 인터페이스 모듈과 update부터 capture까지 1 시스템 클럭으로 연결선의 지연 고장을 점검할 수 있는 ASITC를 설계하였다. 제안한 ASITC는 FPGA로 구현하여 기능검증을 하였으며 기존의 방식에 비해 테스트 방법이 쉽고, 면적의 오버헤드가 적다는 장점이 있다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.54-64
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• 2002

최근 IP 코어를 기반으로 하는 시스템 온 칩은 칩 설계 방식의 새로운 방향을 제시하면서 시스템 온 칩의 테스트가 중요한 문제로 대두되고 있다. 시스템 온 칩을 테스트하는 문제가 전체 코어 기반 설계에 병목 현상으로 작용하지 않게 하기 위해서는 효과적인 테스트 구조와 테스트 방법에 대한 연구가 필수적이다. 본 논문에서는 IEEE 1149.1 경계 주사 구조에 기반을 둔 시스템 온 칩 테스트 구조와 테스트 제어 메커니즘을 제안한다. 본 논문에서 제안하는 테스트 제어 접근 구조는 IEEE P1500에서 제안하는 내장된 코어 테스트표준에 상응하면서도 TAPed core와 Wrapped core 모두에 대해서 테스트 제어가 가능하다. 또한 제안하는 테스트 구조는 시스템 온 칩의 입·출력에 존재하는 TCK, TMS, TDI, TDO에 의해서 완전 제어 가능하므로 상위 수준의 테스트 구조와 계층적 구조를 유지할 수 있다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.37-44
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• 2006

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전기학회논문지:시스템및제어부문D
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• 제52권3호
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• pp.156-162
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• 2003

For a System-on-a-Chip(SoC) comprised of multiple IP cores, various design techniques have been proposed to provide diverse test link configurations. In this paper, we introduce a new instruction based Wrapped Core Linking Module(WCLM) that enables systematic integration of IEEE 1149.1 TAP'd cotes and P1500 wrapped cores with requiring least amount of area overhead compared with other state-of-art techniques. The design preserves compatibility with standards and scalability for hierarchical access.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.9-16
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• 2004

여러 개의 IP 코아로 구성된 SoC(System-on-a-Chip)를 위해, 테스트 래퍼와 스캔 체인의 다양한 연결구성이 가능한 테스트 기술이 제안되고 있다. 본 논문에서는, 테스트 래퍼와 스캔 체인을 효과적으로 재구성하며 테스트 할 수 있는 새로운 SoC 테스트 접근 기법을 소개한다. IEEE 1149.1 및 P1500 기반의 테스트 래퍼를 위해 테스트 래퍼 제어기인 WCLM(Wrapped Core Linking Module)과, WCLM과 맞물려 코아 내부의 스캔 체인에 효과적으로 접근 가능한 TAM(Test Access Mechnism) 구조를 제안한다.