• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2006년도 하계학술대회
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• pp.87-90
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• 2006

Nowadays, we can enjoy access to high speed network and advanced services of convergence between broadcasting and communication anywhere and anytime through a ubiquitous computing. So, now digital convergence devices come out constantly. These devices are required faster network environment for high speed data processing than before. In this paper, we describe the design of InfiniBnad network adapter, which is included two FPGA chipsets. When this adapter is installed to Digital Convergence Platform (DCP) network performance will be improved. The adapter includes 12channel serial ports for external communication and internally, uses PCI-Express bus. We have finished the test of high speed serial based network adapter through composing complete InfiniBand network and applied fabric management software. So, we have verified that it can be applied on DCP environment.

• 디지털산업정보학회논문지
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• 제7권2호
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• pp.59-65
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• 2011

All-optical signal processing is expected to offer advantages in speed and power consumption against over electronics signal processing. It has a potential to solve the bottleneck issues of ultra-high speed communication network nodes. All-optical serial-to-parallel and parallel-to-serial data converters would make it possible to easily process the serial data information of a high-speed optical packet without optical-to-electronic-to-optical data conversion. In this paper, we explain the principle of simple and easily expandable all-optical serial-to-parallel and parallel-to-serial data converters based on Mach-Zehnder interferometers. We experimentally demonstrate these data converters at 10Gbit/s serial data rate. They are useful all-optical devices for the all-optical implementations of label decoding, self-routing, control of variable packets, bit-wise logical operation, and data format conversion.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.683-684
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• 2016

최신의 고성능 DSP나 FPGA에서는 고속 직렬통신으로 SRIO(Serial Rapid IO)를 채용하고 있다. SRIO는 초고속 직렬 통신의 산업체 표준으로 현재 Ver 3.1까지 제정되어 있으며 본 연구에서는 TI사의 DSP를 기반으로 15Gbps급으로 전송속도를 갖는 Backplane을 개발하였다. 이를 기반으로 고속 영상전송 등이 가능하며, 다중 DSP를 연결하여 고속 연산에 적합한 scalable한 구조로 확장도 가능할 것이다. 본 논문에서는 고속 통신에 필요한 설계 기술을 검토하고 다중 연산 구조에 대하여 논의할 것이다.

• 문화기술의 융합
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• 제1권3호
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• pp.83-85
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• 2015

최근 가전제품, 모바일 장비, 웨어러블 컴퓨터 등의 IoT 분야에서 센서 정보를 주고 받는 직렬 통신 방식이 사용된다. 기존의 SPI와 I2C 직렬 통신 방식은 클럭과 데이터 2개의 핀을 사용하여 비교적 빠른 속도로 데이터를 전송하는 방식이다. 사용되는 사물들이 점차 작아지고, 데이터 전송 정보의 양이 적어지면서 전송 속도보다는 하드웨어의 단순화가 중요한 설계요소가 되는 응용분야가 늘어나고 있다. 본 논문에서는 단일 핀을 사용하여, 데이터를 직렬로 송 수신하는 회로를 설계하고 FPGA로 구현하였다. 제안된 단일 핀 직렬 통신 프로토콜은 적은 양의 데이터를 저속으로 통신하는 IoT 제품에 적합하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.148-151
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• 2005

This paper proposes a high speed interface using redundant multi-valued logic for high speed communication ICs. This circuit is composed of encoding circuit that serial binary data are received and converted into parallel redundant multi-valued data, and decoding circuit that convert redundant multi-valued data to parallel binary data. Because of the multi-valued data conversion, this circuit makes it possible to achieve higher operating speeds than that of a conventional binary logic. Using this logic, a 1:4 demultiplexer (DEMUX, serial-parallel converter) IC was designed using a 0.35${\mu}m$ standard CMOS Process. Proposed demultiplexer is achieved an operating speed of 3Gb/s with a supply voltage of 3.3V and with power consumption of 48mW. Designed circuit is limited by maximum operating frequency of process. Therefore, this circuit is to achieve CMOS communication ICs with an operating speed greater than 3Gb/s in submicron process of high of operating frequency.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.128-133
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• 2006

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

• 한국인터넷방송통신학회논문지
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• 제9권1호
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• pp.39-45
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• 2009

본 논문에서는 최근 무선 통신 시스템에서 빠른 데이터전송 방식으로서 사용되고 있는 OFDM 통신방식의 저소비전력화 방안을 제안한다. 일반적으로 OFDM에서 주요 신호처리 방식은 디지털을 이용한 프리에 변환이다. 이런 디지털 프리에 변환은 많은 소비전력이 필요하며 이것은 무선통신 시스템에 있어서 커다란 제약이 되고 있다. 전류모드를 이용한 아날로그 프리에 변환(FFT) LSI는 이러한 소비전력의 문제를 해결할 수 있는 주요 대안으로 떠오르고 있다. 그러나 이러한 신호처리 방식을 사용하기 위해서는 전류모드를 이용한 직병렬/병직렬 변환기(Serial-to-Parallel/Parallel-to-Serial Converter)가 필수적으로 필요하다. 본 논문에서는 전류모드로 구성한 아날로그 프리에 변환(FFT) LSI를 이용해 수신단의 저소비전력을 실현하기 위해 필수적인 새로운 전류모드 직병렬/병직렬 변환기를 제시하였으며 설계된 칩의 측정결과가 시뮬레이션 결과와 일치하는 것을 확인하였다. 제안된 전류모드 직병렬/병직렬 변환기의 개발로 저소비전력에 큰 장점을 지니고 있는 아날로그 FFT LSI의 활용이 가능해졌으며 송수신단 시스템에서 큰 소비전력의 감소효과를 가져올 것으로 기대된다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2007년도 추계학술대회 논문집
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• pp.179-186
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• 2007

경부고속열차(KTX) 제어시스템은 차량컴퓨터(OBCS), 차상신호제어장치(ATC), 견인제동추진장치(MBU), 운전자고장안내지원장치(TECA), 유무선통신장치(MDT), 보조전원제어장치(ABU), 공조장치(HVAC), 객차활주제어장치(TRAE), 도착지표시장치(PID), 객실안전및객실편의설비동작표시장치(FDTR) 등이 차량컴퓨터를 마스터로 그 외 하부제어장치들은 슬레이브로 다양한 시리얼라인을 매체로 상호 제어한다. 이런 다양한 시리얼링크라인의 물리적 구조와 상호 데이터 전송구조를 분석하기 위해, 시리얼라인 분석기를 다양한 방법으로 사용한다. 시리얼라인 분석기를 사용하기 위해서는 사전에 고속열차에 대한 전문 기술과 장비사용에 대한 경험이 필요하다. 공간과 환경이 어려운 여건에서, 고속열차정비에 근무하면서, 하부장치 시리얼라인 데이터 수집과정에서 얻은 물리적 접속방법과 통신데이타 분석에 대한 기본 구조를 제시하여, 관련 업무에 종사하는 분에게 도움이 되고자 한다. 또 한 향후 독자적으로 개발 된 고속열차 시운전과정에서 필요한 고속열차 진단업무에 도움이 되고자 한다.

• 대한임베디드공학회논문지
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• 제12권4호
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• pp.239-246
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• 2017

Time synchronization between distributed embedded systems in the Real Time Locating System (RTLS) based on Time Difference of Arrival (TDOA) is one of the most important factors to consider in system design. Clock jitter error between each system causes many difficulties in maintaining such a time synchronization. In this paper, we implemented a system to synchronize clocks between FPGA based distributed embedded systems using the recovery clock of CDR (clock data recovery) used in high speed serial communication to solve the clock jitter error problem. It is experimentally confirmed that the cumulative time error that occurs when the synchronization is not performed through the synchronization logic using the CDR recovery clock can be completely eliminated.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.63-66
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• 1999

Echo and near-end crosstalk(NEXT) can be generated in two-wire duplex transmission. In this paper investigates how to cancel echoes of high speed communication. A pipeline algorithm is used to remove the echoes that high speed communication. It is least mean squared(LMS) algorithm based on the relaxed look-ahead concept, is focused on the pipelined LMS, and its performance is compared to that of the serial LMS algorithm. And we design pipelined adaptive filtering. In advanced of the hardware implementation with VHDL code the performance of pipelined LMS algorithm is verified by the computer simulation.