• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.196-197
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• 2010

NAND형 charge trap flash (CTF) non-volatile memory (NVM) 소자가 30nm node 이하로 고집적화 되면서, 기존의 SONOS형 CTF NVM의 tunnel barrier로 쓰이는 SiO2는 direct tunneling과 stress induced leakage current (SILC)등의 효과로 인해 data retention의 감소 등 물리적인 한계에 이르렀다. 이에 따라 개선된 retention과 빠른 쓰기/지우기 속도를 만족시키기 위해서 tunnel barrier engineering (TBE)가 제안되었다. TBE NVM은 tunnel layer의 전위장벽을 엔지니어드함으로써 낮은 전압에서 전계의 민감도를 향상 시켜 동일한 두께의 단일 SiO2 터널베리어 보다 빠른 쓰기/지우기 속도를 확보할 수 있다. 또한 최근에 각광받는 high-k 물질을 TBE NVM에 적용시키는 연구가 활발히 진행 중이다. 본 연구에서는 Si3N4와 HfAlO (HfO2 : Al2O3 = 1:3)을 적층시켜 staggered의 새로운 구조의 tunnel barrier Capacitor를 제작하여 전기적 특성을 후속 열처리 온도와 방법에 따라 평가하였다. 실험은 n-type Si (100) wafer를 RCA 클리닝 실시한 후 Low pressure chemical vapor deposition (LPCVD)를 이용하여 Si3N4 3 nm 증착 후, Atomic layer deposition (ALD)를 이용하여 HfAlO를 3 nm 증착하였다. 게이트 전극은 e-beam evaporation을 이용하여 Al를 150 nm 증착하였다. 후속 열처리는 수소가 2% 함유된 질소 분위기에서 $300^{\circ}C$와 $450^{\circ}C$에서 Forming gas annealing (FGA) 실시하였고 질소 분위기에서 $600^{\circ}C{\sim}1000^{\circ}C$까지 Rapid thermal annealing (RTA)을 각각 실시하였다. 전기적 특성 분석은 후속 열처리 공정의 온도와 열처리 방법에 따라 Current-voltage와 Capacitance-voltage 특성을 조사하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.275-277
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• 2003

최근 logic 소자의 gate oxide로 기존의 $SiO_2$, SiON보다 고유전, 작은 누설전류를 가지는 물질의 개발이 중요한 이슈가 되고 있다. 본 실험실에서는 Si 기판위에 $HfO_2$를 바로 증착하는 경우, 기판의 Si이 박막내로 확산하여 유전율이 저하되는 문제점을 인식하고, 기판과 $HfO_2$ 사이에 $AlO_x$를 방지막으로 사용하였다. 이 때, $AlO_x$의 Al precursor는 TMA로 고정하고, 산화제로는 $H_2O$, $O_2$-plasma, $O_3$를 각각 사용하였다. 모든 $AlO_x/\;HfO_y$ 박막에서 매우 우수한 누설전류특성을 얻을 수 있었는데, 특히 $O_3$를 산화제로 사용한 $AlO_x$방지막의 경우 가장 우수한 특성을 보였다. 또한 질소 분위기에서 $800^{\circ}C$ 10분간 열처리한 후, 방지막을 사용한 모든 경우에서 보다 향상된 열적 안정성을 관찰할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.543-548
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• 2014

In this paper, the dielectric relaxation and reliability of high capacitance density metal-insulator-metal (MIM) capacitors using $Al_2O_3-HfO_2-Al_2O_3$ and $SiO_2-HfO_2-SiO_2$ sandwiched structure under constant voltage stress (CVS) are characterized. These results indicate that although the multilayer MIM capacitor provides high capacitance density and low dissipation factor at room temperature, it induces greater dielectric relaxation level (in ppm). It is also shown that dielectric relaxation increases and leakage current decreases as functions of stress time under CVS, because of the charge trapping effect in the high-k dielectric.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.58-58
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• 2003

최근 전자재료분야 중 고집적 소자를 다루는 분야에서는 산화규소 유전박막의 두께가 얇아짐에 따라 상부전극과 하부기판 사이에서 발생하는 누설전류가 큰 문제가 되었다. 따라서 이를 극복하기 위해 고유전상수를 가진 두꺼운 유전박막을 사용하기 시작하였는데, 그 중 대표적 인 것이 하프늄옥사이드(HfO2)와 알루미나(A12O3)이다. HfO2의 장점은 큰 유전상수를 갖는다는 것이고, A1203의 장점은 열적 안정성 이 뛰어나며, 높은 bandgap에너지를 갖는 것인데, 이 둘의 장점을 살려서 보다 편리한 방법으로 박막을 증착한 것이 바로 HfAlO이다.

• 전기전자학회논문지
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• 제26권1호
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• pp.111-118
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• 2022

본 논문에서는 고전압 SiC Power 소자와 집적이 가능한 4H-SiC CMOS에 대해 연구하였다. SiC CMOS 소자 연구를 통해 고출력 SiC Power 소자와 함께 제작을 가능하게 함으로써 SiC 전력소자를 이용하는 고출력 시스템의 효율 및 비용면에서 우수한 성능을 기대할 수 있다. 따라서 4H-SiC 기판에서 CMOS를 설계한 후 TCAD 시뮬레이션을 통해 전기적 특성 및 고온 동작 신뢰성을 비교하였다. 특히 높은 온도에서 신뢰성 있는 동작을 위해 gate dielectric으로 HfO₂를 변경함으로써 SiO₂보다 열적 특성이 개선됨을 확인하였다.

• 센서학회지
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• 제22권3호
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• pp.233-237
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• 2013

We fabricated electrolyte-insulator-semiconductor (EIS) devices using a solution process and measured the sensing properties of EIS devices according to the thicknesses of sensing membrane. For high pH sensitivity and better stability properties, we used $SiO_2/HfO_x$ (OH) layer as a sensing membrane. In this work, $HfO_x$ sensing membranes were deposited on 5 nm thick $SiO_2$ buffer layer by spin coater with thicknesses of 15, 31, 42, 55 nm, respectively. As a result, we founded that the thickness of $HfO_x$ sensing membrane affects to sensitivity and chemical stability of EIS device. Especially, the EIS device with 42 nm thick $HfO_x$ membrane showed superior sensing ability in terms of pH-sensitivity, linearity, hysteresis voltage and drift rate characteristics than the other devices. In conclusion, we confirmed that it is possible to improve the sensing ability and the chemical stability properties using optimized thickness of sensing membrane and proper annealing process.

• Transactions on Electrical and Electronic Materials
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• 제11권4호
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• pp.166-169
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• 2010

In this study, we changed the etch parameters (gas mixing ratio, radio frequency [RF] power, direct current [DC]-bias voltage, and process pressure) and then monitored the effect on the $HfAlO_3$ thin film etch rate and the selectivity with $SiO_2$. A maximum etch rate of 108.7 nm/min was obtained in $Cl_2$ (3 sccm)/$BCl_3$ (4 sccm)/Ar (16 sccm) plasma. The etch selectivity of $HfAlO_3$ to $SiO_2$ reached 1.11. As the RF power and the DC-bias voltage increased, the etch rate of the $HfAlO_3$ thin film increased. As the process pressure increased, the etch rate of the $HfAlO_3$ thin films increased. The chemical state of the etched surfaces was investigated with X-ray photoelectron spectroscopy. According to the results, the etching of $HfAlO_3$ thin film follows the ion-assisted chemical etching.

• 한국재료학회지
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• 제6권4호
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• pp.395-400
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• 1996

반도체 소자가 점점 고집적회되고 고성능화되면서 Si 기판 세정 방법은 그 중요성이 더욱 더 커지고 있다. 특히 ULSI급 소자에서는 세정 방법이 소자 생산수율 및 신뢰성에 큰 영향을 끼치고 있다. 본 연구에서는 HF-last 세정에 UV/O3과 SC-1 세정을 삽입하여 그 영향을 관찰하였다. 세정 방법은 HF-last 세정을 기본으로 split 1(piranha+HF), split 2(piranha+UV/O3+HF), split 3(piraha+SC-1+HF), split 4(piranha+(UV/O3+HF) x3회 반복)의 4가지 세정 방법으로 나누어 실험하였다. 세정을 마친 Si 기판은 Total X-Ray Fluorescence Spectroscopy(AFM)을 사용하여 표면거칠기를 측정하였다. 또한 세정류량을 측정하고, Atomic Force Microscopy(AFM)을 사용하여 표면거칠기를 측정하였다. 또한 세정후 250$\AA$의 gate 산화막을 성장시켜 전기적 특성을 측정하였다. UV/O3을 삽입한 split 2와 split 4세정방법이 물리적, 전기적 특성에서 우수한 특성을 나타냈고, SC-1을 삽입한 split 3세정 방법이 표준세정인 split 1세정 방법보다 우수하지 못한 결과를 나타냈다.

• Transactions on Electrical and Electronic Materials
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• 제12권3호
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• pp.127-130
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• 2011

We investigated the effects of $O_2$ annealing (i.e., temperature and time) on the characteristics of hafnium silicate ($HfSi_xO_y$) films deposited on a Si substrate by atomic layer deposition process (ALD). We found that the post deposition annealing under oxidizing ambient causes the oxidation of residual Hf metal components, resulting in the improvement of electrical characteristics (e.g., hysteresis window and leakage current are decreased). In addition, we observed the annealing temperature is more important than the annealing time for post deposition annealing. Based on these observations, we suggest that post deposition annealing under oxidizing ambient is necessary to improve the electrical characteristics of $HfSi_xO_y$ films deposited by ALD. However, the annealing temperature has to be carefully controlled to minimize the regrowth of interfacial oxide, which degrades the value of equivalent oxide thickness.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.551-552
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• 2006

Plasma-induced charging damage was been measured during TaN gate electrode of MISFET(TaN/$HfO_2$/Si) or interconnection metal etching step using large antenna structures. The results of these experiments were obtained that $HfO_2$ gate dielectric layer was affected about plasma charging effects and damage increased with F-N tunneling. Therefore, the etching conditions should be optimized to avoid the defects caused by plasma charging.