• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.287-287
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• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.

• 센서학회지
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• 제9권3호
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• pp.224-232
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• 2000

표면 미세가공 공정에서 Al 공정을 이용하면 Al 전극의 제작에 의해 접촉 저항이나 선 저항 등을 줄여 전기적인 신호 손실을 줄일 수 있고, 산화막을 희생층으로 사용하는 간단한 공정에 의해 Al 구조물 제작이 가능한 장점을 지닌다. 그러나 실제 공정에서는 Al 전극이나 Al 구조물이 희생층 제거 시에 사용되는 HF 용액에 의해서 부식되는 문제점이 있다. 이러한 문제점을 해결하기 위해 사용되는 희생층 식각액인 BHF/glycerine 혼합 용액에 대한 PSG와 Al의 기본적인 식각 특성은 표면 미세가공에서 발생하는 구조적인 제한 조건에 따라 상당히 달라진다. 본 논문에서는 이러한 희생층의 구조적 특성과 Al 박막의 증착 표면 거칠기의 변화로 인한 식각 특성의 변화를 고려하여 실제로 표면 미세가공에 적용 가능한 혼합 용액의 조건을 조사하였다. 희생층 식각 조건변화에 따른 BHF/glycerine 혼합용액의 최적 혼합비는 $NH_4F$:HF:glycerine=2:1:2에서 가장 좋은 식각 선택비를 보이는 것으로 나타났으며 이 실험 결과를 실제 Al 전극 제작에 적용한 결과 Al 패턴이 희생층 식각액에 대해서 우수한 내식성을 보였다. 또한 Al의 식각액에 대한 내식성을 향상시키기 위하여 CMP 공정을 도입하여 증착 표면을 개선시켰으며 이를 Al 구조물의 제작에 적용하여 식각 특성을 분석하였다. 이러한 분석을 통해 본 논문에서 제시한 식각 조건을 이용하면 Al 전극과 Al 구조물을 표준적인 표면 미세가공 공정을 통하여 간단하게 제작할 수 있다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.77.1-77.1
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• 2012

Zn 기반 산화물 반도체는 기존의 비정질 Si에 비해 저온공정에도 불구하고 높은 이동도, 투명하다는 장점으로 인해 차세대 디스플레이용 백플레인 소자로 주목받고 있다. 산화물 트랜지스터는 우수한 소자특성을 보여주고 있지만, 온도, 빛, 그리고 게이트 바이어스 스트레스에 의한 문턱전압의 불안정성이 문제의 문제를 해결해야한다. 산화물 반도체의 문턱전압의 불안정성은 유전체와 채널층의 계면 혹은 채널에서의 charge trap, photo-generated carrier, ads-/desorption of molecular 등의 원인으로 보고되고 있어, 고신뢰성의 산화물 채널층을 성장하기 위한 노력이 이루어지고 있다. 최근, 산화물 트랜지스터의 다양한 조건에서의 문턱전압의 불안정성을 해결하기 위해 산화물의 주된 결함으로 일컬어지고 있는 산소결핍을 억제하기 위해 성장공정의 제어 그리고, 산소와의 높은 binding energy를 같은 Al, Hf, Si 등과 같은 원소를 첨가하여 향상된 소자의 특성이 보고되고 있지만, 줄어든 산소공공으로 인해 이동도가 저하되는 문제점이 야기되고 있다. 이러한 문제점을 해결하기 위해, 최근에는 Buried layer의 삽입 혹은 bi-channel 등과 같은 방안들이 제안되고 있다. 본 연구는 atomic layer deposition을 이용하여 AZO bureid layer가 적용된 ZnO 트랜지스터의 특성과 안정성에 대한 연구를 하였다. 다결정 ZnO 채널은 유전체와의 계면에 많은 interface trap density로 인해 positive gate bias stress에 의한 문턱전압의 불안정성을 보였지만, AZO층이 적용된 ZnO 트랜지스터는 줄어든 interface trap density로 인해 향산된 stability를 보였다.

• 한국재료학회지
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• 제17권5호
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• pp.273-277
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• 2007

Vertically aligned Zinc Oxide rod arrays were grown by the self-assembly hydrothermal process on the GaN epitaxial layer which has a same lattice structure with ZnO. Zinc nitrate and DETA solutions are used in the hydrothermal process. The $(HfO_2)$ thin film was deposited on GaN and the patterning was made by the photolithography technique. The selective growth of ZnO rod was achieved with the patterned GaN substrate. The fabricated ZnO rods are single crystal, and have grown along hexagonal c-axis direction of (002) which is the same growth orientation of GaN epitaxial layer. The density and the size of ZnO rod can be controlled by the pattern. The optical property of ordered array of vertical ZnO rods will be discussed in the present work.

• 한국전기전자재료학회논문지
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• 제24권8호
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• pp.674-677
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• 2011

The dependency of sputtering power on the electrical performances in amorphous HIZO-TFT (hafnium-indium-zinc-oxide thin film transistors) has been investigated. The HIZO channel layers were prepared by using radio frequency (RF) magnetron sputtering method with different sputtering power at room temperature. TOF-SIMS (time of flight secondary ion mass spectrometry) was performed to confirm doping of hafnium atom in IZO film. The field effect mobility (${\mu}FE$) increased and threshold voltage ($V_{th}$) shifted to negative direction with increasing sputtering power. This result can be attributed to the high energy particles knocking-out oxygen atoms. As a result, oxygen vacancies generated in HIZO channel layer with increasing sputtering power resulted in negative shift in Vth and increase in on-current.

• Corrosion Science and Technology
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• 제21권5호
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• pp.340-347
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• 2022

In this research, mixed metal oxide (TiO₂, RuO₂) coating was applied to grade 1 titanium as a bipolar plate for polymer electrolyte membrane fuel cell (PEMFC). Electrochemical experiments were carried out in an aqueous solution of pH 3 (H₂SO₄ + 0.1 ppm HF, 80 ℃) determined by DoE. The air was bubbled to simulate a cathode environment. Potentiodynamic polarization test revealed that corrosion current densities of the titanium substrate and MMO-coated specimen were 0.180 µA/cm² and 4.381 µA/cm², respectively. There was no active peak. After potentiostatic experiment, current densities of the titanium substrate and the MMO-coated specimen were 0.19 µA/cm² and 1.05 µA/cm², respectively. As a result of observing the surface before and after the potentiostatic experiment, cracked dried clay structures were observed without corrosion damage. Both the titanium substrate and the MMO-coated specimen could not satisfy the interfacial contact resistance suggested by the DoE. Thus, further research is needed before they could be applied as bipolar plates.

• Nuclear Engineering and Technology
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• 제54권5호
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• pp.1560-1569
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• 2022

Liquid fueled molten salt reactors (MSRs) have seen renewed interest because of their inherent safety features, higher thermal efficiency and potential for efficient thorium utilisation for power generation. Thorium fluoride is one of the salts used in liquid fueled MSRs employing Th-U cycle. In the present study, ThF₄ was prepared by hydro-fluorination of ThO₂ using anhydrous HF gas. Process parameters viz. bed depth, hydrofluorination time and hydrofluorination temperature, were optimized for the preparation of ThF₄ in a static bed reactor setup. The products were characterized with X-Ray diffraction and experimental conditions for complete conversion to ThF₄ were established which also corroborated with the yield values. Hydrofluorination of ThO₂ at 450 ℃ for half an hour at a bed depth of 6 mm gave the best result, with a yield of about 99.36% ThF₄. No unconverted oxide or any other impurity was observed. Rietveld refinement was performed on the XRD data of this ThF₄, and Chi2 value of 3.54 indicated good agreement between observed and calculated profiles.

• 방사성폐기물학회지
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• 제21권1호
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• pp.9-22
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• 2023

Spin-off pyroprocessing technology and inert anode materials to replace the conventional carbon-based smelting process for critical materials were introduced. Efforts to select inert anode materials through numerical analysis and selected experimental results were devised for the high-throughput reduction of oxide feedstocks. The electrochemical properties of the inert anode material were evaluated, and stable electrolysis behavior and CaCu generation were observed during molten salt recycling. Thereafter, CuTi was prepared by reacting rutile (TiO₂) with CaCu in a Ti crucible. The formation of CuTi was confirmed when the concentration of CaO in the molten salt was controlled at 7.5mol%. A laboratory-scale electrorefining study was conducted using CuTi(Zr, Hf) alloys as the anodes, with a Ti electrodeposit conforming to the ASTM B299 standard recovered using a pilot-scale electrorefining device.

• 한국정보통신학회논문지
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• 제19권12호
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• pp.2899-2904
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• 2015

3차원 순차적 집적회로에서 열에 의한 손상으로 생성되는 계면 포획 전하가 트랜지스터의 드레인 전류-게이트 전압 특성에 미치는 영향을 소개한다. 2차원 소자 시뮬레이터를 이용해서 산화막 층에 계면 포획 전자 분포를 추출한 결과를 설명한다. 이 계면 포획 전자분포를 고려한 3차원 순차적 집적회로에서 Inter Layer Dielectric (ILD)의 길이에 따른 하층 트랜지스터의 게이트 전압의 변화에 따라서 상층 트랜지스터의 문턱전압 $V_{th}$의 변화량에 대해서 소개한다. 상대적으로 더 늦은 공정인 상층 $HfO_2$층 보다 하층 $HfO_2$층과 양쪽 $SiO_2$층이 열에 의한 영향을 더 많이 받았다. 계면 포획 전하 밀도 분포를 사용하지 않았을 때 보다 사용 했을 때 $V_{th}$ 변화량이 더 적게 변하는 것을 확인 했다. 3차원 순차적 인버터에서 ILD의 길이가 50nm이하로 짧아질수록 점점 더 $V_{th}$ 변화량이 급격히 증가하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.