• 한국정보과학회논문지:시스템및이론
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• 제33권5호
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• pp.257-266
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• 2006

최근 TCP/IP 프로토콜을 네트워크 어댑터 상에서 처리함으로써 호스트 CPU의 부하를 줄이는 TOE (TCP/IP Offload Engine)에 대한 연구가 활발히 진행되고 있다. TOE의 구현 방안으로는 임베디드 프로세서를 사용하여 TCP/IP를 처리하는 소프트웨어적인 구현 방법과 TCP/IP의 모든 기능을 하드웨어로 구현하는 방법이 제안되어 왔다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 Hybrid TOE 구조를 제안한다. Hybrid TOE는 많은 작업 부하로 인하여 임베디드 프로세서 상에서 성능을 확보하기 어려운 기능들은 하드웨어로 구현하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 이 방법은TCP/IP의 모든 기능을 하드웨어로 구현하는 방법에 근접하는 성능을 제공할 수 있으며, 새로운 기능을 추가하거나 TCP/IP를 기반으로 하는 상위 계층 프로토콜까지 오프로딩하는 것이 가능하므로 구조의 유연성 측면에서 장점을 가진다. 본 논문에서는 Hybrid TOE의 프로토타입을 개발하기 위해 FPGA와 ARM 프로세서를 탑재한 프로토타입 보드를 개발하였고, 하드웨어 모듈과 소프트웨어 모듈을 각각 FPGA와 ARM 프로세서 상에 구현하였다. 또한 하드웨어 모듈과 소프트웨어 모듈의 연동 메커니즘을 개발하였다. 실험을 통해 Hybrid TOE 프로토타입이 호스트 CPU 상에 발생하는 부하를 줄여줌을 입증하고, 하드웨어/소프트웨어 연동 구조의 효과를 분석하였다. 그리고, Hybrid TOE의 완성을 위해 필요한 요소들을 분석하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.927-930
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• 2003

In this paper, a design of processor IP for TCP/IP protocol stack is described. The processor consists of input and output buffer memory with dual bank structure, 32-bit RISC microprocessor core, DMA unit with on-the-fly checksum capability. To handle the various modes of TCP/IP protocol, hardware and software co-design approach is used rather than the conventional state machine based design. To eliminate delay time due to the data transfer and checksum operation, DAM module which can execute the checksum operation on-the-fly along with data transfer operation is adopted. By programming the on-chip code ROM of RISC processor differently. the designed stack processor can support the packet format conversion operations required in the various TCP/IP protocols.

• 한국정보과학회논문지:시스템및이론
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• 제34권9호
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• pp.459-466
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• 2007

최근 Gbps 이상의 고속 네트워크 상에서 호스트 CPU에 많은 오버헤드를 발생시키는 TCP/IP의 문제점을 해결하기 위해 네트워크 어댑터 상에서 TCP/IP를 처리함으로써 호스트 CPU의 작업부하를 줄이는 TCP/IP Offload Engine(TOE) 기술이 연구되고 있다. TOE의 구현 방법에는 범용 임베디드 프로세서에서 소프트웨어로 TCP/IP를 처리하는 방법과 전용 ASIC에서 하드웨어로 TCP/IP를 처리하는 방법이 사용되어 왔으나 소프트웨어 구현은 통신의 성능이 떨어지고 하드웨어 구현은 유연성과 확장성이 떨어지는 문제점들을 가지고 있다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 하이브리드 TOE 구조를 제안한다. 하이브리드 TOE는 데이타 패킷의 생성과 처리와 같이 통신의 성능에 큰 영향을 끼치는 기능들을 하드웨어로 구현함으로써 하드웨어 기반 TOE 구현에 버금가는 성능을 제공하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 본 논문에서는 데이타 송수신의 성능을 높이기 위해 데이타 패킷의 생성 및 처리등을 지원하는 하드웨어 송수신 가속기를 설계 및 구현하였다. 실험 결과 송수신 가속기를 사용한 하이브리드 TOE는 약 $19{\mu}s$의 최소 지연시간을 보였다. 그리고 6% 이하의 CPU 점유율에서 약 675 Mbps에 달하는 대역폭을 보였다.

• 한국컴퓨터정보학회논문지
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• 제17권9호
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• pp.103-112
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• 2012

최근 인터넷에 접근할 수 있는 기반시설이 풍부하게 제공 되면서 전기전자 제품들을 인터넷에 연결하여 원격으로 감시하고 제어하려는 욕구가 증대 되고 있다. 그러나 기존의 제품들은 대부분 네트워크 인터페이스 미비로 인터넷 접속이 불가능하여 불편함이 많았다. 따라서 본 논문에서는 하드웨어 TCP/IP 프로세서를 사용하여 인터넷을 통하여 전원을 원격으로 제어할 수 있는 실시간 스케줄링 가능한 인터넷 전원콘센트를 설계하고 구현하였다. 구현된 제품은 하드웨어 TCP/IP 프로세서와 8비트의 소형 마이크로프로세서를 사용하여 구현이 가능하기 때문에 제작비용이 저렴하다. 또한, 환경설정 기능을 갖는 전용 제어프로그램과 웹페이지를 외부 플래시 메모리에 저장이 가능한 임베디드 웹서버, 안드로이드 스마트폰 애플리케이션, OpenCV 컴퓨터비전 라이브러리를 이용한 모션인식 제어환경 등 다양한 사용자 인터페이스를 구현하여 유무선 인터넷 환경에서 폭넓게 활용할 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제33권9호
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• pp.691-698
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• 2006

TCP/IP Offload Engine(TOE)는 TCP/IP 프로토콜을 네트워크 어댑터 상에서 처리함으로써 호스트 CPU의 프로토콜 처리 부하를 줄이는 기술이다. TOE의 구현 방안으로는 임베디드 프로세서를 사용한 소프트웨어 TOE, ASIC 기반의 하드웨어 TOE, 그리고 하드웨어와 소프트웨어 구현의 장점을 결합한 하이브리드 TOE 등이 제안되어 왔다. 본 논문에서는 하이브리드 방식의 TOE 구현을 위해 두 개의 프로세서 코어를 내장한 FPGA를 기반으로 임베디드 리눅스 기반의 소프트웨어 모듈 및 데이타 송수신에 필요한 하드웨어 모듈들을 설계하였다. 두 개의 프로세서 코어를 사용하여 송신 경로와 수신 경로를 분담하여 관리함으로써 리눅스 프로세스들 사이의 작업 전환 오버헤드를 줄일 수 있고, 송신과 수신 과정의 병렬 처리를 통해 단일 임베디드 프로세서의 성능 한계를 극복할 수 있다. 하드웨어 모듈은 패킷 헤더의 생성 및 처리, DMA를 사용한 데이타 수집 및 저장 등을 담당하여 송수신 성능을 향상시킨다. 본 논문에서는 프로세서 코어 내장형 FPGA가 장착된 TOE 네트워크 어댑터를 사용하여 송수신 분리형 TOE의 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1166-1174
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• 2004

본 논문은 TCP/IP 프로토콜 스택을 위한 RISC 기반 송신 래퍼 프로세서의 설계를 기술하였다. 설계된 프로세서는 이중 뱅크 구조를 갖는 입출력 버퍼, 32 비트 RISC 마이크로프로세서, 온라인 체크섬 계산 기능을 갖는 DMA 모듈, 메모리 모듈로 구성되어 있다. TCP/IP 프로토콜의 다양한 동작모드를 지원하기 위해 기존의 상태 머신 기반의 설계 방식이 아닌 RISC 프로세서에 기반을 둔 하드웨어-소프트웨어 공동설계 설계기법이 사용되었다. 데이터 전달 동작과 체크섬 동작의 순차적인 수행에 기인한 커다란 지변 시간을 제거하기 위해, 데이터 전달 동작과 병렬적으로 체크섬 동작을 수행할 수 있는 DMA 모듈이 채택되었다. 가변 크기의 입출력 버퍼를 제외한 프로세서는 0.35${\mu}m$ CMOS 공정 조건에서 약 23,700개의 게이트로 구성되며, 최대 동작 주파수는 약 167MHz를 가짐을 확인하였다.

• 제어로봇시스템학회논문지
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• 제13권7호
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• pp.694-702
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• 2007

The SSWM(Software Switching Mechanism) of I-processor concept using non-real time in-house software simulation program is an effective method in order to develop the flight control law in desktop or HQS environment. And, this system has some advantages compare to HSWM(Hardware Switching Mechanism) such as remove the time delay effectiveness and reduce the costs of development. But, if this system loading to the OFP(Operational Flight Program), the OFP guarantee the enough throughput in order to calculate the two control law at once. Therefore, the HSWM(Hardware Switching Mechanism) of 2-processor concept is necessary. This paper addresses the concept of HSWM of the HQS-PC interface using TCP/IP(Transmission Control Protocol/Internet Protocol) communication based on flight control law of advanced supersonic trainer. And, the fader logic of TFS(Transient Free Switch) and stand-by mode of reset '0' type are designed in order to reduce the abrupt transient response and minimize the integrator effect in pitch axis. The result of the analysis based on HQS pilot simulation using HSWM reveals that the flight control systems are switching between two computers without any problem.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2012년도 제45차 동계학술발표논문집 20권1호
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• pp.237-238
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• 2012

우리 주변에서 인터넷에 접근할 수 있는 기반시설이 풍부하게 제공 되어 최근 출시되는 많은 가전제품과 전기전자 제품들은 인터넷에 접속하여 웹브라우저나 휴대폰을 이용하여 원격으로 감시하고 제어할 수 있다. 그러나 기존의 제품들은 대부분 인터넷 인터페이스가 없기 때문에 네트워크에 접속할 수 없어 불편함이 많았다. 따라서 본문에서는 주변의 가전제품 및 전기용품들을 스마트폰으로 감시하고 제어할 수 있는 인터넷 전원 콘센트를 위한 안드로이드 기반 스마트폰 애플리케이션을 설계하고 구현하였다. 본 논문에서 사용한 인터넷 전원콘센트 제어기는 위즈넷사에서 개발한 하드웨어 TCP/IP 프로세서인 W5300을 사용하여 AVR 마이크로프로세서로 운영 가능한 인터넷 인터페이스를 설계하고 구현한다. 하드웨어 TCP/IP 프로세서를 사용하여 이더넷 인터페이스를 구현하면 소형의 8비트 마이크로프로세서로 완전한 TCP/IP 스택의 구현이 가능하여 개발제품의 가격 경쟁력과 소형화에 기여할 수 있다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2012년도 제46차 하계학술발표논문집 20권2호
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• pp.413-414
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• 2012

우리 주변에서 인터넷에 접근할 수 있는 기반시설이 풍부하게 제공 되어 최근 출시되는 많은 가전제품과 전기전자 제품들은 인터넷에 접속하여 웹브라우저나 휴대폰을 이용하여 원격으로 감시하고 제어할 수 있다. 그러나 기존의 제품들은 대부분 인터넷 인터페이스가 없기 때문에 네트워크에 접속할 수 없어 불편함이 많았다. 따라서 본문에서는 주변의 가전제품 및 전기용품들을 인터넷 환경에서 감시하고 제어할 수 있는 인터넷 전원 콘센트를 위한 임베디드 WEB 제어환경을 설계하고 구현하였다. 본 논문에서 사용한 인터넷 전원 콘센트 제어기는 위즈넷사에서 개발한 하드웨어 TCP/IP 프로세서인 W5300을 사용하여 AVR 마이크로프로세서로 운영 가능한 인터넷 인터페이스를 설계하고 임베디드 WEB 서버를 구현하였다. 하드웨어 TCP/IP 프로세서를 사용하여 이더넷 인터페이스를 구현함으로서 소형의 8비트 마이크로프로세서로 완전한 TCP/IP 스택의 구현이 가능하여 개발제품의 가격 경쟁력과 소형화에 기여할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
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• pp.123-126
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• 2004

Demands on dealing with multimedia data through the network have been increased, and networking multimedia devices require processing, transmitting , and receiving the digital data. In order to implement the network for high performance and low cost, we may have to integrate the dedicated hardware into a system on a chip by spending an extra amount of silicon resource. In this paper, we describe hardware implementation of TCP/IP protocol stack which is now popular to connect multiple PCs and peripherals by means of networks. For evaluation we used ALTERA APEX 20K600EBC652 FPGA with 600,000 gates. The operating frequency is estimated 29.9MHz and it used area of $26\%$.