• 한국멀티미디어학회논문지
• /
• 제10권7호
• /
• pp.838-845
• /
• 2007

본 논문에서는 디지털 영상을 확대하거나 축소하기 위한 수정된 3차 회선(Cubic Convolution) 스케일러를 제안하였다. 제안된 기법은 기존의 3차 회선 기법보다 적은 연산량을 가진다. 연산량을 감소시키기 위해 인접 화소의 차이값을 이용한 보간 기법을 선택하였고, 기존 3차 회선 기법의 3차 함수를 선형 함수로 변경하였다. 제안된 기법의 가중치를 계산하기 위해 덧셈기와 베럴 쉬프트(Barrel Shift)를 사용하였다. 제안된 기법은 기존의 기법과 연산량 그리고 화질에 대하여 비교하였다. 제안된 기법은 HDL로 설계 및 검증을 하였고, Xilinx Virtex FPGA을 사용하여 합성하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.177-180
• /
• 2000

This paper proposes the optimized hardware architecture for a high performance image downscaler The proposed downscaler uses non-linear digital filters for horizontal and vertical scalings. In order to achieve the optimization, the filters are implemented with multiplexer-adder type scheme and all the filter coefficients are selected on the order of two's power. The performance of the scaler is also verified by comparing with a pixel drop downscaler. The proposed scaler is designed by using the VHDL and implemented by using the IDEC-C632 0.65$\mu\textrm{m}$ cell library.

• IEIE Transactions on Smart Processing and Computing
• /
• 제3권3호
• /
• pp.128-134
• /
• 2014

A real-time, continuous-scale image interpolation method is proposed based on a bilinear interpolation with directionally adaptive low-pass filtering. The proposed algorithm was optimized for hardware implementation. The ordinary bi-linear interpolation method has blocking artifacts. The proposed algorithm solves this problem using directionally adaptive low-pass filtering. The algorithm can also solve the severe blurring problem by selectively choosing low-pass filter coefficients. Therefore, the proposed interpolation algorithm can realize a high-quality image scaler for a range of imaging systems, such as digital cameras, CCTV and digital flat panel displays.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 추계학술대회
• /
• pp.99-102
• /
• 2012

이미지 크기 조절기는 영상을 화면에 표시하기 위한 디스플레이 장치나 원하는 크기의 영상을 처리할 필요가 있는 영상처리블록 등에서 사용하게 되는 IP이다. 제안한 이미지 크기 조절기는 기존의 이미지 크기 조절기에서 사용하는 프레임 메모리가 아닌 라인 메모리를 사용하고 기본 유닛에 대한 기존 연산 과정에 $2^m$배를 확대해주고 다시 시프트하여 $2^m$배를 축소시키는 방법을 추가함으로써, 하드웨어 구현이 용이하고 적은 자원을 소모하며 뛰어난 정밀도를 가진 이미지 크기 조절기를 보인다. 또한 기존의 이미지 크기 조절기들과 다르게 크기 조절을 위한 내부 파라미터를 자동으로 자체 계산하는 직렬 제산기를 내장하여 IP의 효율성을 증가시켰다. 본 논문에서는 이미지 크기 조절기를 Verilog HDL로 설계하였고 검증을 하기 위하여 이미지 센서와 LCD를 이용하는 어플리케이션 IC에 적용되어 Xilinx Vertex-4 XC4LX80 FPGA로 기능 및 타이밍 검증을 마쳤다. 또한 TSMC 0.18um 공정을 이용하여 ASIC으로도 구현하였다.

• 한국정보통신학회논문지
• /
• 제10권1호
• /
• pp.80-87
• /
• 2006

CCTV(Closed Circuit TeleVision)에 사용되는 CCD(Charge Coupled Device)는 일본의 소니가 시장을 $80\%$ 선점하고 있다. 이는 다른 회사가 따라오지 못할 만큼의 성능을 가지고 있기 때문인데, 문제는 CCD에서 사용되는 clock 주파수가 범용 비디오 인코더에서 사용하는 주파수와 다르다는 것이다. 이 때문에 범용 비디오 인코더를 사용하여 TV 출력을 만들려면, 화면 크기를 조절해 주는 scaler와 2개 clock의 동기를 잡아주는 PLL(Phase Loop Lock)이 필요하다. 그래서 본 논문에서는 scaler와 PLL을 사용하지 않고도 TV 출력 신호를 만들 수 있도록 CCD와 동일한 clock으로 동작하는 비디오 인코더를 제안한다. 본 비디오 인코더는 ITU-R BT.601 4:2:2, ITU-R BT.656 중 하나의 입력을 받아서 NTSC, PAL등의 S-video 신호와 CVBS(Composite Video Baseband Signals)로 바꾸어 준다. 입력 클럭이 가변하기 때문에 인코더 내부에서 사용하는 필터의 특성도 가변되도록 설계하였고 하드웨어 크기를 줄이기 위해서 곱셈기를 사용하지 않는 구조로 설계하였다. 명암 신호와 색차 신호를 위한 디지털 필터의 bit width는 하드웨어 설계 시 발생할 수 있는 오차를 ${\pm}1$ LSB(Least Significant Bit) 이하가 되도록 정하여 양질의 복합 영상 신호를 만들 수 있도록 하였다. 제안된 시스템은 Altera FPGA인 Stratix EP1S80B953C6ES을 이용하여 검증을 수행하였다.

• 전자공학회논문지
• /
• 제51권3호
• /
• pp.112-118
• /
• 2014

디지털 영상 확대를 위한 영상 스케일링은 고품질의 영상이 요구될수록 많은 수행시간 및 하드웨어 자원량이 요구된다. 본 논문에서는 적은 연산량 및 하드웨어 자원으로 고품질 영상을 생성하는 이중 선형-3차회선 보간법을 제안한다. 제안한 보간법은 4번의 선형 보간법과 1번의 3차회선 보간법으로 이루어진 선형-3차회선 보간법을 수평방향과 수직방향으로 각각 수행하는 구조이다. 실험결과, 제안하는 보간법은 PSNR과 수행시간 및 하드웨어 자원량 측면에서 비교했을 때, 적은 연산량 및 하드웨어 자원으로 양 3차회선 보간법보다 우수한 PSNR을 제공했다.

• KSII Transactions on Internet and Information Systems (TIIS)
• /
• 제11권8호
• /
• pp.3918-3934
• /
• 2017

This paper presents a viewport resolution scaling technique to reduce power consumption in mobile graphic processing units (GPUs). This technique controls the rendering resolution of applications in proportion to the resolution factor. In the mobile environment, it is essential to find an effective resolution factor to achieve low power consumption because both the resolution and power consumption of a GPU are in mutual trade-off. This paper presents a resolution factor that can minimize image quality degradation and gain power reduction. For this purpose, software and hardware viewport resolution scaling techniques are applied in the Android environment. Then, the correlation between image quality and power consumption is analyzed according to the resolution factor by conducting a benchmark analysis in the real commercial environment. Experimental results show that the power consumption decreased by 36.96% on average by the hardware viewport resolution scaling technique.

• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.397-404
• /
• 2013

본 논문에서는 Adaboost알고리즘을 이용한 얼굴인식 하드웨어 시스템의 구조를 제안하였다. 제안된 하드에어 구조는 초당 30프레임을 가지며 실시간 처리가 가능하다. 또한 Adaboost알고리즘을 이용하여 얼굴 특징 데이터를 학습하였고, 영상 크기 축소부와 적분 영상 추출부 그리고 얼굴 비교부, 메모리 인터페이스부, 데이터 그룹화, 검출결과 표시부 등으로 구성되었다. 제안된 하드웨어 구조는 사이클당 1포인트를 계산 할 수 있는 구조로 속도의 향상을 가져오며 full HD($1920{\times}1080$)의 경우에는 총 사이클 수 $2,316,087{\times}30=69,482,610$로 약 70MHz의 속도를 가진다. 제안된 하드웨어 구조는 Verilog HDL로 디자인되었고, Mentor Graphics Modelsim을 이용하여 검증하였으며, 합성은 FPGA Xilinx Virtex5 XC5VLX330을 이용하여 칩의 대략 35%인 74,757 Slice LUT와 45MHz의 주파수에서 동작한다.

• 대한전자공학회논문지SD
• /
• 제40권3호
• /
• pp.43-53
• /
• 2003

TFT LCD 와 같은 디지털 디스플레이 디바이스는 CRT 와 같은 아날로그 디스플레이 디바이스와 달리 그 제조 과정에서부터 해상도가 정해져 버리는 단점을 가지게 된다. 그러나 이들 디스플레이 디바이스에 출력이 되는 입력 화면의 해상도의 종류는 매우 다양하며 출력 디바이스의 해상도 또한 날로 다양해지고 있다. 이러한 입력 영상의 해상도를 출력 영상의 해상도에 맞게 스케일을 늘리거나 줄이는 일(interpolation / decimation)을 하는 것을 영상 스케일러라고 한다. 이러한 스케일 up/down 과정에서 생길 수 있는 영상의 열화를 줄이기 위한 알고리즘과 이를 이용한 H/W cost가 저렴한 영상 스케일러에 대한 연구가 기존에 진행되어 왔다. 본 논문에서는 영상 scale up/down에 있어서 이상적이라 할 수 있는 연속 공간에서의 광학적 영상 확대/축소를 이산 공간인 디지털 디스플레이 비다이스에 맞게 옮긴 Winscale 알고리즘을 제안한다. 그리고 제안된 알고리즘을 이용한 영상 스케일러를 Verilog XL을 이용해서 H/W로 구현하였다. 그리고 삼성 SOG 0.5㎛ 공정을 이용하여 실제 칩으로 제작되었다. 기존의 다른 소프트웨어에서 사용되고 있는 영상스케일링 알고리즘을 이용해서 스케일된 영상의 R, G, B 각 칼라 채널에 대한 PSNR 값을 가지고 스케일링 기능의 우열을 비교했다. 또한 H/W cost 도 비교하였다. 이러한 Winscale 방법을 이용한 영상 스케일러는 영상 품질은 기존의 알고리즘과 비등하거나 우수하면서 H/W cost 가 기존의 것들 보다 저렴하기 때문에 영상 스케일러가 필요한 다양한 디지털 디스플레이 디바이스에 사용될 수 있을 것이다.성이 가장 높았고, 그람양성균과 그람음성균의 항균활성은 젖산균과 효모보다 더 높게 나타났다.치는 LC군(저칼슘식이군)에서 유의하게 높았고, 정상수준의 칼슘을 섭취한 각 군에서는 차이를 나타내지 않았다. 대퇴골의 습윤무게는 참다랑어골분(TB)군과 구연산처리 된 참다랑어 골분(CT)군에서 높은 수치를 나타내었고, 건조후의 무게는 저칼슘군(LC)을 제외한 정상수준의 칼슘 투여군 간에 차이가 없었다. 대퇴골의 회분 함량은 정상수준의 칼슘식이군들에 비해 저칼슘식이인 LC군에서 유의하게 낮았다. 체중 100g 당의 대퇴골의 칼슘함량은 저칼슘식이(LC)군에서 유의적으로 낮았고 칼슘급원에 따라 차이를 나타내지 않았다. 대퇴골의 골밀도 측정 결과 저칼슘식이인 LC군은 정상식이군에 비해 골밀도가 유의하게 낮았으며, 동일한 정상수준의 칼슘이 공급된 실험군 사이에서는 참다랑어골분(TB)군의 골밀도가 가장 높은 수치를 보였다. 본 연구결과 여러 가지 칼슘급원에 따른 흰쥐의 골격대사는 큰 차이를 나타내지 않았으며, 저칼슘군과의 차이가 두드러져 양적인 면에서의 칼슘공급의 중요성을 지적할 수 있겠다. 대퇴골의 중량이나 회분, 칼슘 및 대퇴골의 골밀도 결과로 보아 참다랑어 골분은 탄산칼슘군이나, 기존에 칼슘 급원으로 사용해 오던 우골분수준으로 뼈의 건강유지 면에서 긍정적인 가치를 부여할 수 있는 것으로 사료된다.EFA)의 함량은 유리지질이 결합지질에 비하여 높았으나 w3 고도불포화방방산(w3-HU-FA)의 함량에 있어서는 그 반대이었다. 부위별로는 지질의 함량 및 지방산의 조성이 많은 차이를 보였다.{2+}$ 26 및 $Na^+$ 26 mg $L^{-1}$이었다. 양액

• 대한전자공학회논문지SP
• /
• 제47권2호
• /
• pp.33-44
• /
• 2010

본 논문에서는 로봇 시각 처리 활용을 위한 실시간 얼굴 검출 하드웨어 구조를 제안한다. 제안한 구조는 조명 변화에 강인하고 초당 60 프레임 이상의 속도로 처리된다. 조명 변화에 강인한 얼굴 특성 추출을 위해 MCT(Modified Census Transform) 변환을 이용하였다. 그리고 AdaBoost 알고리즘은 얼굴 특징 데이터의 학습 및 생성을 하며, 이 생성된 학습 데이터를 이용해 얼굴 검출을 하게 된다. 본 논문에서는 메모리 인터페이스부, 이미지 크기 조정부, MCT 생성부, 후보 얼굴 검출부, 신뢰도 비교부, 좌표 재조정부, 데이터 그룹화부, 검출 결과 표시부로 구성된 얼굴 검출 하드웨어 구조 및 Xilinx사의 Virtex5 LX330 FPGA를 이용한 하드웨어 구현 검증 결과에 대해 설명한다. 카메라로 부터 입력받은 이미지를 이용해 검증한 결과로 초당 최대 149프레임의 속도로 한 프레엠 당 최대 32개 얼굴을 검출함을 확인하였다.