• 전자공학회논문지D
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• 제35D권7호
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• pp.63-71
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• 1998

Generally, electronic packaging designer uses HSPICE SOFTWARE TOOL to validate electric characteristics of traces layout before layout traces in PCB in hundreds Mb/s high speed digital circuits. We are in need of a plated through hole (PTH) model and a connector model to use HSPICE SOFTWARE TOOL. Those models have not been perfectly defined for HSPICE simulation. In this paper, we define a PTH model and a connector model for HSPICE simulation and discuss application range for these models. Th emodels are analytic models very applicable for HSPICE simulation and are used to analyze electric characteristic of the PTH and the connector in thetraces layout in high speed digital circuit.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.105-113
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• 2004

MRAM (Magneto-resistive Random Access Memory)은 자성체의 스핀 방향을 정보원으로 하는 비휘발성 메모리로 magneto-resistance 물질을 정보 저장 소자로 사용한다. 본 논문에서는 MRAM 시뮬레이션시 MTJ (Magnetic Tunneling Junction)의 hysteretic 특성, asteroid 특성, R-V 특성을 HSPICE에서 재현할 수 있는 새로운 macro-model을 제안하고 HSPICE에 적용하여 그 정확도를 검증하였다. 또한 종래의 reference cell 회로에 비하여 정확한 중간 저항 값을 유지하는 새로운 reference cell 회로를 제안하고 이를 본 논문에서 제안한 macro-model을 이용하여 검증하였다.

• 한국산업정보학회논문지
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• 제16권5호
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• pp.1-8
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• 2011

This paper proposes a new input pattern generator for minimal leakage power in the nanometer CMOS technology considering all the leakage current components (sub-threshold leakage, gate tunneling leakage, band-to-band tunneling leakage). Using the accurate macro-model, a heuristic algorithm is developed to generate a input pattern for the minimum leakage. The algorithm applies to ISCAS85 benchmark circuits, and the results are compared with the results of Hspice. The simulation result shows that our method's accuracy is within a 5% difference of the Hspice simulation results. In addition, the simulation time of our method is far faster than that of the Hspice simulation.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.45-52
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• 2005

본 논문은 인쇄 회로 기판에 있는 through hole vias를 시간 영역과 주파수 영역 측정을 통하여 characterization을 하였다. Via characterization은 Time Domain Reflectometry (TDR)를 이용하여 시간 영역에서 측정하고 HSPICE fitting 시뮬레이션으로 via 모델 파라미터를 추출하였다. 또한 2 port Vector Network Analyzer (VNA)로 주파수 영역에서 측정하고 Advanced Design System (ADS) fitting 시뮬레이션 하였다. VNA를 이용한 측정에서는 같은 평면에서 probing하기 위해 ABCD matrix 를 이용하여 do-embedding 수식을 유도하였다. 그리고 single via characterization 결과를 바탕으로 differential signaling을 위한 differential via characterization을 TDR과 VNA 측정을 통하여 수행하였다. Differential via characterization은 TDR 모듈의 odd mode와 even mode 소스들을 이용하여 시간 영역에서 측정하고 HSPICE로 fitting 시뮬레이션으로 모델 파라미터를 추출하였다. 추출된 모든 data는 측정 및 simulation 결과를 비교한 결과 single via의 경우, 최대 $14\%$, differential via의 경우 최대 $17\%$의 오차를 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.385-388
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• 2003

본 논문에서 제안하는 PFD(Phase Frequency Detector)는 Reset을 줄여 응답 속도의 특성을 향상시키기 위해 기존 회로인 Flip-Flop의 D-Latch circuit를 Memory Cell로 대신한 회로이다. 회로의 특성을 검증하기 위해 HSPICE Tool를 이용 simulation 하였으며 Hynix 0.35um CMOS 공정을 사용하였다.

• 전자공학회논문지C
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• 제36C권11호
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• pp.55-63
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• 1999

본 논문에서는 패키지의 전기적 특성이 CMOS 디지틀 회로에 미치는 영향을 해석하고 패키지 특성을 고려한 새로운 CMOS It 패키지 설계방법을 보인다. 집적회로 내의 게이트들이 동시에 스위칭 할 때 패키지에 기인한 동시 스위칭 노이즈 (Simultaneous Switching Noise: SSN)가 시스템의 성능에 미치는 영향에 대하여 해석적으로 고찰하여 패키지의 전기적 특성에 의한 제약조건을 만족시키면서 집적회로 패키지를 설계 할 수 있는 새로운 설계 식을 유도하고 이들 식을 이용한 설계방법을 제시한다. 또한 제시된 패키지 설계방 법의 타당성을 검증하기 위하여 0.3㎛ CMOS 회로에 대하여 범용회로 시뮬레이터인 HSPICE 시뮬레이션 결과와 본 논문에서 제시한 해석적 설계 방법에 따른 결과가 일치한다는 것을 보인다.

• 한국정보통신학회논문지
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• 제11권8호
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• pp.1558-1563
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• 2007

논문은 fractional-N 방식의 주파수 합성기(PLL)를 낮은 차수의 ${\Delta}{\Sigma}$변조기로 더욱 높은 성능의 PLL로 설계하기 위하여 대역폭 가변 방식의 PLL과 ${\Delta}{\Sigma}$방식의 fractional-N PLL의 구조를 합성한 새로운 방식의 PLL을 제안한다. Matla으로 대역폭 가변을 이용한 ${\Delta}{\Sigma}$방식의 fractional-N PLL의 시뮬레이션을 수행하여 제안된 구조의 특성을 관찰하였다. 본 논문의 대역폭 가변 PLL은 HSPICE 0.35um CMOS 공정을 이용하여 시뮬레이션 하였고, 그 결과 제안된 PLL은 빠른 록이 가능하고 fractional spur를 20dB 정도 낮출 수 있었다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.37-42
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• 2007

클락 그리드 네트워크(Clock Grid Network)는 대부분의 고속 마이크로 프로세서에서 클락 스큐를 줄이기 위한 일반적인 방법이다. 본 논문은 클락 그리드의 모델링과 분석을 위해서 S-파라미터(Scattering Parameter)를 사용한 새로운 효과적인 방법을 제안한다. 또한, 그리드 사이즈와 와이어(wire) 폭이 그리드의 클락 스큐에 미치는 영향을 제시한다. 본 논문에서 클락 그리드의 상호 연결은 RC 수동소자에 의해서 모델화 되고, 제안된 방법의 결과는 Hspice의 시뮬레이션 결과와 비교해서 10 % 내의 오차를 보여준다.

• 한국컴퓨터정보학회논문지
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• 제7권3호
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• pp.56-59
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• 2002

본 논문에서는 한 개의 FTFN과 3개의 수동소자를 사용하여 직 병렬 R-L 및 C-D 이미턴스 회로를 실현하였다. 또한, 설계된 회로소자의 이론적 해석의 유용함을 입증하기 위하여 설계된 소자를 써서 high pass filter를 설계하고, AD844 macro model을 이용하여 HSPICE 에 의해 컴퓨터 시뮬레이션을 수행하였다. simulation결과는 이론적인 결과와 잘 일치하였으며, 따라서 이 회로는 통신 또는 전자장치에 유용하게 이용 될 수 있다.