• 전기전자학회논문지
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• 제24권1호
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• pp.208-215
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• 2020

본 연구에서는 LVDC 배전용 출력 380V DC-DC 컨버터를 3가지 유형으로 설계하였고, 시뮬레이션을 통해 3가지 유형의 DC-DC 컨버터의 전압과 전류 특성을 비교 분석하였다. 전력용 MOSFET와 2개의 전류억제용 IGBT를 병렬구조로 적용하여 컨버터를 구성한 경우, 출력 전압이 DC 380V로 안정화 된 시간이 9ms로 비교적 짧았으며, 출력 측 전류 변화 폭도 44.8~50.2A로 IGBT를 적용하지 않았을 경우(68~83A) 보다 훨씬 변화 폭도 작고 전류억제 효과도 더 뛰어남을 알 수 있었다. 이러한 결과는 제안한 LVDC 배전용 DC-DC 컨버터가 스마트 그리드 구축에 적용 가능성이 있음을 시사한다.

• 한국전기전자재료학회논문지
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• 제22권5호
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• pp.386-389
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• 2009

The electrical characteristics and annealing effects of tunneling dielectrics stacked with $SiO_2$ and $Si_{3}N_{4}$ were investigated. I-V characteristics of band gap engineered tunneling gate stacks consisted of $Si_{3}N_{4}/SiO_2/Si_{3}N_{4}$ (NON), $SiO_2/Si_{3}N_{4}/SiO_2$ (ONO) dielectrics were evaluated and compared with $SiO_2$ single layer using the MOS (metal-oxide-semiconductor) capacitor structure. The leakage currents of engineered tunneling barriers (ONO, NON stacks) are lower than that of the conventional $SiO_2$ single layer at low electrical field. Meanwhile, the engineered tunneling barriers have larger tunneling current at high electrical field. Furthermore, the increased tunneling current through engineered tunneling barriers related to high speed operation can be achieved by annealing processes.

• 대한전자공학회논문지
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• 제27권11호
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• pp.135-143
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• 1990

본 논문에서는 채널의 배선 밀도 뿐만 아니라 셀 영역 내의 배선 밀도도 효과적으로 감소시키는 새로운 over-the-cell배선 시스템을 제안한다. over-the-cell 배선 시스템은, 일반적으로 셀 영역에서의 배선 과정, 채널에서 배선될 터미널의 선택 과정, 그리고 채널 배선 과정으로 구성된다. 본 논문에서는 셀 영역에서 배선할 신호선을 효율적으로 선택하기 위하여 intersection graph 상에 채널의 배선 밀도와 다른 신호선과 교차 관계를 고려한 웨이트를 부여한다. 선택된 신호선이 feedthrough나 셀 내부 로직을 형성하는 메탈층과 교차할 경우, maze 알고리듬을 사용하여 셀 영역에 배선한다. 또한 minimum weight spanning tree를 이용하여 채널에 배선할 터미널들을 효율적으로 선택하여 채널 밀도를 감소시킨다. 채널 배선은 HAN-LACADMG의 채널 배선기를 사용한다. Benchma가 데이타를 사용한 실험과 게이트 어레이 레이아웃 시스템에 적용함으로써 본 over-the-cell 배선 시스템의 효용성을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.121-129
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• 2011

It is progressing as new advents and remarkable developments of mobile device every year. On the upper line reason, NAND FLASH large density memory demands which can be stored into portable devices have been dramatically increasing. Therefore, the cell size of the NAND Flash memory has been scaled down by merely 50% and has been doubling density each per year. [1] However, side effects have arisen the cell distribution and reliability characteristics related to coupling interference, channel disturbance, floating gate electron retention, write-erase cycling owing to shrinking around 20nm technology. Also, FLASH controller to manage shrink effect leads to speed and current issues. In this paper, It will be introduced to solve cycling, retention and fail bit problems of sub-deep micron shrink such as Virtual negative read used in moving read, randomization. The characteristics of retention, cycling and program performance have 3 K per 1 year and 12.7 MB/s respectively. And device size is 179.32 $mm^2$ (16.79 mm ${\times}$ 10.68 mm) in 3 metal 26 nm CMOS.

• 한국재료학회지
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• 제18권3호
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• pp.148-152
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• 2008

A new cost-effective atomic layer deposition (ALD) technique, known as Proximity-Scan ALD (PS-ALD) was developed and its benefits were demonstrated by depositing $Al_2O_3$ and $HfO_2$ thin films using TMA and TEMAHf, respectively, as precursors. The system is consisted of two separate injectors for precursors and reactants that are placed near a heated substrate at a proximity of less than 1 cm. The bell-shaped injector chamber separated but close to the substrate forms a local chamber, maintaining higher pressure compared to the rest of chamber. Therefore, a system configuration with a rotating substrate gives the typical sequential deposition process of ALD under a continuous source flow without the need for gas switching. As the pressure required for the deposition is achieved in a small local volume, the need for an expensive metal organic (MO) source is reduced by a factor of approximately 100 concerning the volume ratio of local to total chambers. Under an optimized deposition condition, the deposition rates of $Al_2O_3$ and $HfO_2$ were $1.3\;{\AA}/cycle$ and $0.75\;{\AA}/cycle$, respectively, with dielectric constants of 9.4 and 23. A relatively short cycle time ($5{\sim}10\;sec$) due to the lack of the time-consuming "purging and pumping" process and the capability of multi-wafer processing of the proposed technology offer a very high through-put in addition to a lower cost.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.74-77
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• 2004

[ $HfO_2$ ] dielectric layers were grown on the p-type Si(100) substrate by metalorganic molecular beam epitaxy(MOMBE). Hafnium $t-butoxide[Hf(O{\cdot}t-C_4H_9)_4]$ was used as a Hf precursor and Argon gas was used as a carrier gas. The thickness of the layers was measured by scanning electron microscopy (SEM) and high-resolution transmission electron measurement(HR-TEM). The properties of the $HfO_2$ layers were evaluated by X-ray diffraction(XRD), high frequency capacitance-voltage measurement(HF C-V), current-voltage measurement(I-V), and atomic force measurement(AFM). HF C-V measurements have shown that $HfO_2$ layer grown by MOMBE has a high dielectric constant(k=19-21). The properties of $HfO_2$ films are affected by various process variables such as substrate temperature, bubbler temperature, Ar, and $O_2$ gas flows. In this paper, we examined the relationship between the $O_2/Ar$ gas ratio and the electrical properties of $HfO_2$.

• 디지털융복합연구
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• 제16권12호
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• pp.309-315
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• 2018

방전 현상을 에너지로 이용하여 금속을 가공하는, 특히 초경 및 난삭 소재의 가공과 정밀가공에 효과적인 방전가공 시 빠른 가공속도와 향상된 정밀도 및 면조도를 달성하기 위하여 효율적인 아크의 검출과 제어방법에 대해 연구하였다. 단일 방전 파형을 Td(Time-Delay), Ton(Time-on), Toff(Time-off)의 세 가지 구간으로 나누어 HDL 언어를 이용하여 게이트 제어 타이밍을 시뮬레이션 하고, 실제 방전가공기에 적용하여 파형을 실측하였으며, 비교기 회로를 통한 Td 구간의 샘플링을 통해 서보기구의 동작을 결정함으로써 전극과 가공물 간의 간격 제어와 가공 결과에 미치는 영향을 분석하였다. 분석결과 형성되는 파형의 Td 구간을 보다 정밀하게 고속으로 샘플링하여 이를 토대로 전극과 가공물 간의 gap 제어에 적용하였을 때 보다 향상된 결과를 나타내었다.

• 한국전기전자재료학회논문지
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• 제37권1호
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• pp.101-105
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• 2024

4H-SiC power metal-oxide-semiconductor field effect transistors (MOSFETs) have been developed to achieve lower specific-on-resistance (R_on,sp), and the gate oxides have been thermally grown. The poor channel mobility resulting from the high interface trap density (D_it) at the SiO₂/4H-SiC interface significantly affects the higher switching loss of the power device. Therefore, the development of novel fabrication processes to enhance the quality of the SiO₂/4H-SiC interface is required. In this paper, NO post-oxidation annealing (POA) by using the conditions of N₂ diluted NO at a high temperature (1,300℃) is proposed to reduce the high interface trap density resulting from thermal oxidation. The NO POA is carried out in various NO ambient (0, 10, 50, and 100% NO mixed with 100, 90, 50, and 0% of high purity N₂ gas to achieve the optimized condition while maintaining a high temperature (1,300℃). To confirm the optimized condition of the NO POA, measuring capacitance-voltage (C-V) and current-voltage (I-V), and time-of-flight secondary-ion mass spectrometry (ToF-SIMS) are employed. It is confirmed that the POA condition of 50% NO at 1,300℃ facilitates the equilibrium state of both the oxidation and nitridation at the SiO₂/4H-SiC interface, thereby reducing the D_it.

• 한국통신학회논문지
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• 제27권9C호
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• pp.861-870
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• 2002

본 논문에서는 RSA 암호 알고리즘의 연산속도 문제에 초점을 맞추어 동작속도를 향상시키고 가변길이 암호화가 가능하도록 하는 새로운 구조의 1024-비트 RSA 암호시스템을 제안하고 이를 하드웨어로 구현하였다. 제안한 암호시스템은 크게 모듈러 지수승 연산 부분과 모듈러 곱셈 연산 부분으로 구성되었다. 모듈러 지수승 연산은 제곱 연산과 단순 곱셈 연산을 병렬적으로 처리할 수 있는 RL-이진 방법을 개선하여 적용하였다. 그리고 모듈러 곱셈 연산은 가변길이 연산과 부분 곱의 수를 감소하기 위해서 Montgomery 알고리즘에 4 단계 CSA 구조와 기수-4Booth 알고리즘을 적용하였다. 제안한 RSA 암호시스템은 하이닉스 0.35$\mu\textrm{m}$ Phantom Cell Library를 사용하여 하드웨어로 구현하였고 최대 1024-비트까지 가변길이 연산이 가능하였다. 또한 소프트웨어로 RSA 암호시스템을 구현하여 하드웨어 시스템의 검증에 사용하였다. 구현된 하드웨어 RSA 암호시스템은 약 190K의 게이트 수를 나타내었으며, 동작 클록 주기는 150MHz이었다. 모듈러스 수의 가변길이를 고려했을 때, 데이터 출력률은 기존 방법의 약 1.5배에 해당한다. 따라서 본 논문에서 제안한 가변길이 고속 RSA 암호시스템은 고속 처리를 요구하는 각종 정보보호 시스템에서의 사용 가능성을 보여주었다.

• 한국산학기술학회논문지
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• 제21권6호
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• pp.482-489
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• 2020

본 연구의 목적은 소비자 및 현장의 니즈에 부합하면서 다이캐스팅으로 생산할 수 있는 커플링 부품을 개발하고자 하였으며, 유동 및 응고해석을 기반으로 다이캐스팅 금형 설계, 제작, 및 사출조건 최적화 도출을 실시하였고 사출된 제품의 측정 및 평가를 수행하였다. 유동해석을 통하여 캐비티 내부가 100 % 충진되기 위한 적정한 사출조건은 용탕의 온도 670 ℃, 사출속도 1.164 m/s, 충진압력 6.324~18.77 MPa로 분석되었다. 또한, 응고율이 69.47 %일 때 4개의 캐비티 모두에서 100 %에 근접하는 응고가 발생됨을 알 수 있었으며, 이를 기초로 시사출 조건설정 등에 응용하였으며 그 결과 사이클 타임은 약 6.5초로 도출되었다. 다이캐스팅으로 시사출된 제품의 표면 및 내부의 품질 검사를 수행한 결과 성형불량 및 기공 등의 결함은 전혀 발견되지 않았으며, 주요 개소의 치수를 측정한 결과 모든 항목에서 허용하는 공차 이내의 값을 보였다. 또한, 게이트로부터 약 45 mm 이격된 곳의 평균 경도값은 97.7(Hv)로 나타나는 등 전체적으로 양호한 치수 및 품질의 부품을 제작할 수 있었다.