• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.133-134
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• 2006

A simple doping method to fabricate a very thin channel body of the n-type fin field-effect-transistor (FinFET) with a 20 nm gate length by solid-phase-diffusion (SPD) process is presented. Using As-doped spin-on-glass as a diffusion source of arsenic and the rapid thermal annealing, the n-type source-drain extensions with a three-dimensional structure of the FinFET devices were doped. The junction properties of arsenic doped regions were investigated by using the $n^+$-p junction diodes which showed excellent electrical characteristics. Single channel and multi-channel n-type FinFET devices with a gate length of 20-100 nm was fabricated by As-SPD and revealed superior device scalability.

• 전기전자학회논문지
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• 제22권2호
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• pp.339-343
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• 2018

본 연구는 IGBT 구조에서 JFET 영역의 드라이브 인 확산거리 및 JFET영역의 윈도우의 크기에 따라서 항복전압과 온상태 전압강하 특성을 분석하였다. 시간은 동일하게 하면서 온도를 상승시켜 확산거리를 조정하였으며, 그 결과 항복전압은 감소되나, 온 상태 전압 강하 특성은 현저하게 좋아지는 것을 알 수 있었다. 따라서 드리프트 층의 비저항을 변화시켜 항복전압을 1440V로 고정하여 1.15V의 낮은 온 상태 전압 강하 값을 얻을 수 있었다. 따라서 본 연구결과를 토대로 Planar Gate IGBT에서는 JFET 영역의 공정 및 설계 파라미터를 효율적으로 조절한다면 같은 항복전압을 기준으로 상당히 낮은 온 상태 전압 강하 값을 확보할 수 있어, 소비전력의 측면에서 충분히 활용할 수 있을 것으로 판단된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권3호
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• pp.162-168
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• 2006

To fabricate nanometer scale InGaAs HEMTs, we have successfully developed various novel nano-patterning techniques, including sidewall-gate process and e-beam resist flowing method. The sidewall-gate process was developed to lessen the final line length, by means of the sequential procedure of dielectric re-deposition and etch-back. The e-beam resist flowing was effective to obtain fine line length, simply by applying thermal excitation to the semiconductor so that the achievable final line could be reduced by the dimension of the laterally migrated e-beam resist profile. Applying these methods to the device fabrication, we were able to succeed in making 30nm $In_{0.7}Ga_{0.3}As$ HEMTs with excellent $f_T$ of 426GHz. Based on nanometer scale InGaAs HEMT technology, several high performance millimeter-wave integrated circuits have been successfully fabricated, including 77GHz MMIC chipsets for automotive radar application.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.100-103
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• 2008

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈(Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하며 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18um 공정에 램 포함 약 180만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Pakage 형태로 제작하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.237-240
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• 2005

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 CAVLC모듈의 새로운 구조와 설계를 하였다. 설계된 모듈은 Annex B.1 의 long-start code방식과 RTP 방식을 지원하며, 한 매크로 블록당 최대 420 cycle내에 동작한다. 제안된 구조를 검증하기위하여 JM 8.5부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 개발된 회로를 검증하였다. 제안된 회로는 54MHz clock에서 동작하며, 합성결과 hynix 0.35 um TLM 공정에 14096 gate크기이다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2647-2654
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• 2009

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 Encoder Hardware 모듈 (Intra Prediction, Deblocking Filter, Context-Based Adaptive Variable Length Coding, Motion Estimation)을 Integration하여 설계하였다. 설계된 모듈은 한 매크로 블록당 최대 440 cycle내에 동작한다. 제안된 인코더 구조를 검증하기 위하여 JM 9.4부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계 된 회로를 검증하였다. 제안된 회로는 최대 166MHz clock에서 동작하며, 합성결과 Charterd 0.18 um 공정에 램 포함 약 173만 gate 크기이다. MPW제작시 chip size $6{\times}6mm$의 크기와 208 pin의 Package 형태로 제작 하였다.

• Nuclear Engineering and Technology
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• 제53권6호
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• pp.1947-1954
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• 2021

In the nuclear medicine imaging, quality control (QC) process using quadrant bar phantom is fundamental aspect of evaluating the spatial resolution. In addition, QC process of gamma camera is performed by daily or weekly. Recently, Monte Carlo simulation using the Geant4 application for tomographic emission (GATE) is widely applied in the pre-clinical nuclear medicine field for modeling gamma cameras with pixelated cadmium telluride (CdTe) semiconductor detector. In this study, we modeled a pixelated CdTe semiconductor detector and quadrant bar phantom (0.5, 1.0, 1.5, and 2.0 mm bar thicknesses) using the GATE tool. Similarity analysis based on correlation coefficients and peak signal-to-noise ratios was performed to compare image qualities for various source to collimator distances (0, 2, 4, 6, and 8 cm) and collimator lengths (0.2, 0.4, 0.6, 0.8, and 1.0 cm). To this end, we selected reference images based on collimator length and source to collimator distance settings. The results demonstrate that as the collimator length increases and the source to collimator distance decreases, the similarity to reference images improves. Therefore, our simulation results represent valuable information for the modeling of CdTe-based semiconductor gamma imaging systems and QC phantoms in the field of nuclear medicine.

• 한국정보통신학회논문지
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• 제21권6호
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• pp.1069-1074
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• 2017

항복전압의 감소는 채널길이 감소에 의하여 발생하는 심각한 단채널 효과이다. 본 논문에서는 10 nm 이하 채널길이를 갖는 이중게이트 MOSFET에서 채널크기의 변화를 파라미터로 하여 채널도핑에 따른 항복전압의 변화를 고찰하였다. 이를 위하여 해석학적 전위분포에 의한 열방사 전류와 터널링 전류를 구하고 두 성분의 합으로 구성된 드레인 전류가 $10{\mu}A$가 될 때, 드레인 전압을 항복전압으로 정의하였다. 결과적으로 채널 도핑농도가 증가할수록 항복전압은 크게 증가하였다. 채널길이가 감소하면서 항복전압이 크게 감소하였으며 이를 해결하기 위하여 실리콘 두께 및 산화막 두께를 매우 작게 유지하여야만 한다는 것을 알 수 있었다. 특히 터널링 전류의 구성비가 증가할수록 항복전압이 증가하는 것을 관찰하였다.

• 한국전자파학회논문지
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• 제26권9호
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• pp.837-840
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• 2015

그래핀은 한 원자 두께의 탄소재료로서 전자가 매우 빠른 속도로 이 층을 통과할 수 있기 때문에, 트랜지스터를 비롯한 다양한 디바이스 응용을 위한 연구가 수행되어 왔다. 높은 전자이동도 특성으로 인해 높은 주파수 대역이나 고속 스위치 등의 시스템 응용에 적합하다. 본 연구에서는 양산에 적합한 RT-CVD(Rapid Thermal Chemical Vapor Deposition) 공정을 이용하여 실리콘 기판 상에 그래핀 층을 형성하고, 다양한 공정조건 최적화를 통해 $7,800cm^2/Vs$의 전자이동도를 추출하였다. 이는 실리콘 기판의 7배 이상 되는 값이고, GaAs 기판보다도 높은 수치이다. 밴드갭이 존재하지 않는 그래핀 기반 트랜지스터 모델링을 위해 pMOS와 nMOS의 모델을 융합하여 적용하였고, 실험을 통해 추출된 전자이동도 값을 적용하였다. 추출된 모델을 이용하여 트랜지스터의 핵심 파라미터 중의 하나인 게이트의 길이와 폭 등에 따른 전기적 특성을 고찰하였다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.1-5
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• 2011

본 논문에서는 AlGaN/GaN HEMT의 DC 및 RF 특성을 최적화 하기위해서 2차원 소자 시뮬레이터를 이용하여 연구를 진행하였다. 먼저, AlGaN층의 두께, Al mole fraction 의 변화에 따른 2차원 전자가스 채널의 농도변화가 생기는 현상을 바탕으로 DC특성을 분석하였다. 다음 게이트, 소스, 드레인 전극의 크기와 위치 변화에 따른 RF 특성을 분석하였다. 그 결과 Al mole fraction이 0.2몰에서 0.45몰로 증가할수록 전달이득(transconductance, $g_m$) 과 I-V 특성이 향상됨을 확인하였다. 한편 AlGaN층의 두께가 10nm에서 50nm로 증가할수록 I-V특성은 향상되지만 $g_m$은 감소하는것을 확인하였다. RF 특성에서는 게이트 길이가 가장 큰 영향을 미치며 그 길이가 짧을수록 RF특성이 향상되는 것을 확인하였다.