• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.421-424
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• 2017

본 논문에서는 진동 감지기가 있는 전파 정류 하베스팅 회로를 설계하였다. 설계된 회로는 진동 감지기와 능동다이오드를 통해 진동이 감지될 때에만 동작하며, 진동이 없을 때 비교기를 off시켜 $C_{STO}$에 저장된 에너지의 누설을 방지한다. 커패시터에 저장된 에너지는 레벨 변환기와 능동다이오드의 구동에 사용된다. 진동 감지기는 Hysteresis 기능이 있는 Schmitt Trigger와 피크검출기로 구현하였다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 모의실험을 통해 동작을 검증하였다. 설계된 에너지 하베스팅 회로의 칩 면적은 $590{\mu}m{\times}583{\mu}m$이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.429-432
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• 2017

본 논문에서는 고성능 비교기를 이용한 전파정류 애너지 하베스팅 회로를 설계하였다. 설계된 회로는 크게 Negative Voltage Converter, Active Diode단으로 나뉜다. 그리고 Active Diode단에 포함된 비교기는 3-stage 형태로 구현 하였으며 Pre-amplification, Decision circuit, Output buffer단으로 나뉜다. 이 비교기는 Propagation delay를 줄이고 하베스팅 회로의 전압 및 전력 효율을 향상 시키는 것이 주된 목적이다. 제안된 회로는 Magna $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 모의실험을 통해 동작을 검증하였다. 설계된 에너지 하베스팅 회로의 칩 면적은 $612{\mu}m{\times}444{\mu}m$이다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.22-28
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• 2008

본 논문은 SOC 응용을 위한 효율적인 8비트 AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 구조는 2개의 수정된 4 비트 플래시 AD 변환기로 구성되었고, 그것은 기존의 플래시 AD 변환기 보다 더 효율적인 구조를 가지고 있다. 이것은 입력신호에 연결된 저항들의 일정 범위를 예측하고 초기 예측을 기반으로 입력신호에 가까운 위치를 정한다. 입력신호의 예측은 전압예측기에 의하여 가능하다. 4비트 해상도를 가진 경우 수정된 플래시 AD 변환기는 단지 6개의 비교기가 필요하다. 그러므로 8비트 AD 변환기는 12개의 비교기와 32개의 저항을 사용한다. 이 AD 변환기의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 저항의 수가 줄어들기 때문에 다이의 면적의 소모를 현저하게 줄일 수 있다. 이것은 반 플래시 AD 변환기보다 더 적은 비교기를 사용한다, 본 논문에서 구현한 회로들은 LT SPICE 컴퓨터 소프트웨어 툴을 이용하여 시뮬레이션 하였다.

• 대한전자공학회논문지SD
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• 제37권8호
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• pp.9-16
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• 2000

0.35m CMOS공정을 이용하여 MOSFET의 RF특성을 평가하였다. 채널길이(L-0.25~0.8m)와 채널폭(W=50~600m) 및 바이어스 전압의 변화에 따른 RF특성을 분석하였으며, 차단주파수$f_T$는 최대 22GHz, 최대공진주파수($f_{max}$)는 최대 28GHz의 값을 얻었다. 채널폭의 변화에 대해서 차단주파수는 영향을 받지 않았으며, 최대공진주파수는 감소하는 경향을 보였고, 채널길이 증가에 대해서는 차단주파수 및 최대공진주파수 모두 감소하는 경향을 나타내었다. 최소잡음지수는 채널폭이 증가할수록 감소하고 채널길이가 증가할수록 증가하는 경향을 얻었는데, 2GHz에서 최소 0.45dB의 값을 얻었다. 평가결과로부터 0.35m CMOS공정이 2GHz대역의 상업용 RFIC 구현에 충분한 RF특성을 보유하고 있음을 확인할 수 있었으며, 바이어스 및 채널폭과 길이변화에 대한 CMOS 트랜지스터의 RF 특성분석을 통하여 RF 회로설계에 대한 지침을 제시하였다.

• 한국전기전자재료학회논문지
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• 제16권10호
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• pp.881-886
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• 2003

This paper describes the design and implementation of a passive transponder chip for RFID applications. Passive transponders do not have their own power supply, and therefore all power required for the operation of a passive transponder must be drawn from the field of the reader. The designed transponder consists of a full wave rectifier to generate a dc supply voltage, a 128-bit mask ROM to store the information, and Manchester coding and load modulation circuits to be used for transmitting the information from the transponder to the reader. The transponder with a size 410 x 900 ${\mu}$m$^2$ has been fabricated using 0.65 ${\mu}$m 2-poly, 2-metal CMOS process. The measurement results show the data transmission rate of 3.9 kbps at RF frequency 125 kHz.

• Imaging Science in Dentistry
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• 제52권1호
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• pp.93-101
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• 2022

Purpose: This study compared the effectiveness of complementary metal-oxide semiconductors (CMOS) and photostimulable phosphor (PSP) plates as intraoral imaging systems in terms of time efficacy, patient comfort, and subjective image quality assessment in real clinical settings. Materials and Methods: Fifty-eight patients (25 women and 33 men) were included. Patients were referred for a full-mouth radiological examination including 1 bitewing radiograph (left and right) and 8 periapical radiographs for each side (left maxilla/mandible and right maxilla/mandible). For each patient, 1 side of the dental arch was radiographed using a CMOS detector, whereas the other side was radiographed using a PSP detector, ensuring an equal number of left and right arches imaged by each detector. Clinical application time, comfort/pain, and subjective image quality were assessed for each detector. Continuous variables were summarized as mean±standard deviation. Differences between detectors were evaluated using repeated-measures analysis of variance. P<0.05 was accepted as significant. Results: The mean total time required for all imaging procedures with the CMOS detector was significantly lower than the mean total time required for imaging procedures with PSP (P<0.05). The overall mean patient comfort scores for the CMOS and PSP detectors were 4.57 and 4.48, respectively, without a statistically significant difference (P>0.05). The performance of both observers in subjectively assessing structures was significantly higher when using CMOS images than when using PSP images for all regions (P<0.05). Conclusion: The CMOS detector was found to be superior to the PSP detector in terms of clinical time efficacy and subjective image quality.

• 한국통신학회논문지
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• 제18권12호
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• pp.1983-1993
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• 1993

본 논문에서는 full-flash A/D 변환기에서 전력소모를 줄이는 방법과 그의 회로를 제안하였다. Full-flash A/D 변환기에서 해상도가 증가하면 전압비교기의 수는 지수함수적으로 증가하며 모든 전압비교기가 항상 동작하여 전력 소모가 많으므로 제안하는 구조에서는 입력 신호의 크기에 까라 그 영역에 해당하는 위치에 있는 전압비교기를 선택적으로 켜줌으로써 전력 소모를 줄인다. 입력 신호의 크기를 판별하기 위하여 입력 신호의 범위를 찾는 회로를 설계하였다. 클리치 잡음을 줄일 수 있는 클럭 발생회로를 설계하여 사용함으로써 전압 비교기의 전류원에서 발생하는 잡음을 일반적인 클럭을 사용했을 때와 비교하여 1/4로 줄였다. 설계한 A/D 변환기는 out-off 주파수가 5GHz 인 1.2 m의 BiCMOS 공정으로 제작하였다. 이는 350Msamples /s의 변환 속도를 가지며 소모 전력은 900mW이다.

• ETRI Journal
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• 제34권2호
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• pp.284-287
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• 2012

Quantum-dot cellular automata (QCA) is one of the few alternative computing platforms that has the potential to be a promising technology because of higher speed, smaller size, and lower power consumption in comparison with CMOS technology. This letter proposes an optimized full comparator for implementation in QCA. The proposed design is compared with previous works in terms of complexity, area, and delay. In comparison with the best previous full comparator, our design has 64% and 85% improvement in cell count and area, respectively. Also, it is implemented with only one clock cycle. The obtained results show that our full comparator is more efficient in terms of cell count, complexity, area, and delay compared to the previous designs. Therefore, this structure can be simply used in designing QCA-based circuits.

• ETRI Journal
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• 제27권5호
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• pp.539-544
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• 2005

An analog CMOS vision chip for edge detection with power consumption below 20mW was designed by adopting electronic switches. An electronic switch separates the edge detection circuit into two parts; one is a logarithmic compression photocircuit, the other is a signal processing circuit for edge detection. The electronic switch controls the connection between the two circuits. When the electronic switch is OFF, it can intercept the current flow through the signal processing circuit and restrict the magnitude of the current flow below several hundred nA. The estimated power consumption of the chip, with $128{\times}128$ pixels, was below 20mW. The vision chip was designed using $0.25{\mu}m$ 1-poly 5-metal standard full custom CMOS process technology.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.41-48
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• 2005

미세 선 폭을 갖는 반도체 칩에서 관찰할 수 있는 crosstalk 효과는 배선 회로 사이에 존재하는 결합 커패시턴스에 의한 현상이다. 칩 전체에 대한 타이밍 분석의 정확도는 칩을 구성하는 셀과 배선에 대한 지연시간 예측 자료의 정확도에 의해서 결정된다. 본 논문에서는 결합 커패시턴스에 의한 crosstalk 효과를 반영하여 지연시간을 정확하고 효율적으로 계산할 수 있는 CMOS 셀 구동 모델과 관련 알고리즘을 제안하고 있다. 제안한 모델과 알고리즘을 지연시간 계산 프로그램에 구현하고, 칩 레이아웃에서 추출한 벤치마크회로에 대한 지연시간 예측에 적용하였다. Victim에 영향을 주는 Aggressor를 $0\~10$개까지 연결하여 각각의 경우에 대한 셀 및 배선의 지연시간을 HSPICE와 비교한 결과 $1\%$ 내외의 오차를 보이는 우수한 정확도를 확인하였다.