• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.509-510
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• 2006

FLL (Frequency Locked Loop) is the core block for high-speed transceiver. It incorporates a PLL for fine locking action, and a coarse controller for coarse locking action. A coarse controller compares frequencies coarsely and is applied to detected frequency difference directly. Compare to conventional FLL, frequency is applied to proposed FLL. Proposed FLL in this paper achieves only 5 cycles for coarse lock and total frequency locking time is 5 times faster than conventional FLL. Thus, proposed FLL is more useful to Ethernet transceiver application that requires high-speed data transfer than conventional FLL. Proposed FLL is based on $0.18{\mu}m$ process.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.484-493
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• 2004

본 논문은 초고주파 주파수 차이 검출기를 이용한 광파의 off-set 로킹에 대하여 설계 및 제작 실험 결과를 기술하였다. 두 광파를 비팅하여 중간 주파수인 1.5GHz 주파수 성분을 추출하고 이 값을 다시 1.5GHz 기준 발진기 주파수와 곱하여 차이주파수 성분을 추출한 후 주파수 차이 검출기를 이용하여 주파수 로킹을 시켰다. 상용화된 초고주파 부품을 사용하여 주파수 차이 검출기를 제작하였으며 1.55$\mu\textrm{m}$ 파장의 반도체 레이저의 발생 광파를 입력 광파와 1.5GHz의 주파수 off-set을 유지하면서 로킹이 이루어짐을 확인하였으며 로킹 범위는 320MHz이었다.

• 한국광학회지
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• 제14권4호
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• pp.351-354
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• 2003

본 논문에서는 0.8bit/s/Hz의 높은 대역효율을 얻을 수 있는 12.5GHz채널 간격의 양방향 초고밀도 파장분할다중화(UD-WDM: ultra-dense wavelength division multiplexing) 광채널을 80 km의 단일 모드 광섬유로 전송하였다. 초고밀도 WDM 시스템에서 요구되는 광채널 주파수의 안정화를 위해 BFL(beat-frequency-locking) 기술을 이용하였으며, 실험을 통하여 $\pm$200MHz 이내로 광채널을 안정화 시킬 수 있음을 보였다. 특히, 다수개의 비트 주파수 변별과 높은 주파수 변별력을 확보하기 위하여 RF 스펙트럼 분석기를 이용하였다. BFL 기술이 적용된 채널간격 12.5 GHz 양방향 광채널의 전송 패널티는 단방향 전송과 비교시 단지 0.3dB이었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.963-966
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• 2003

This paper proposes a new locking algorithm of the delay locked loop (DLL) which reduces the lock-acquisition time and eliminates false locking problem to enlarge the operating frequency range. The proposed DLL uses the modified phase frequency detector (MPFD) and the modified charge pump (MCP) to avoid the false locking problem. Adopting a new lock detector that measures delay between elects helps the fast lock-acquisition time greatly. The idea has been confirmed by HSPICE simulations in a 0.35-${\mu}{\textrm}{m}$ CMOS process.

• 한국통신학회논문지
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• 제21권12호
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• pp.3286-3292
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• 1996

An experimental results of optical requency locked loop with DFB semiconductor laser as VCO are presented. Using quadricorrelator as frequency difference detector and frequency off-set locking technique with 1GHz reference frequency, frequency locking range of 140MHz was achieved. This paper reports the design and realization details of the loop.

• 한국전자통신학회논문지
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• 제14권6호
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• pp.1037-1044
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• 2019

본 논문에서는 다중 주파수 발생기의 설계를 위한 단일 인젝션 락킹 현상에 대한 연구를 진행한다. 다중 주파수 발생기 설계를 위하여 인젝션 락킹 현상에 대한 기본적인 이론을 서술하고 이를 토대로 단일 인젝션 락킹 실험에 대하여 서술한다. 실험은 인젝션 신호에 비해 불안정하게 진동하는 발진기에 일정하게 진동하는 안정된 신호인 인젝션 신호를 인가하는 방식으로 진행하였다. 인젝션 신호는 홀렌드 전류원을 사용하고 콜피츠 발진기를 사용하여 회로를 구성하였다. 실험결과 각각의 인젝션 신호(840kHz, 500kHz)를 주입하였을 때 각각의 발진기가 안정하게 진동하는 것을 확인하였다. 위의 단일 인젝션 락킹 실험결과를 통하여 다중 주파수 발생기 설계에 인젝션 락킹 현상을 응용 할 수 있음을 확인하였다.

• 전자공학회논문지 IE
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• 제46권1호
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• pp.1-6
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• 2009

본 논문에서는 광대역 주파수 합성기의 구현을 위하여 주파수 검출 범위와 락킹 시간을 개선한 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조에서는 광대역의 고속 주파수 비교기를 위하여 광역 디지털 로직 직교상관기를 사용하였고, 2 비트 업-다운 카운터 및 시그마-델타 변조기를 적용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 따라서 양자화에 의한 잡음으로부터 추가되는 위상 잡음을 감소시킬 수 있으며, 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 고속의 락킹 및 광대역 지원, 그리고 저전력 현에 적합하다.

• 한국통신학회논문지
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• 제21권9호
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• pp.2362-2372
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• 1996

This paper deals with the design and development of an Injection-Locking Coupled Oscillators(ILCO), which functions like phase-shifter in the Active Intergrated Phased Array Antenna(AIPAA). This linear array 2-element ILCO consists of two Injection Locking Hair-pin Resonator Oscillators(ILHRO) and an unilateral amplifier. The first and second elements of the ILCO have same frequency tuning range but locking bandwidths of 11.5MHz and 14MHz respectively. A phase shift of .DELTA..PHI.=158.4.deg.(-78.0.deg. to 80.4.deg.) could be obtained inthe second element of ILCO when the first elementof the ILCO was in the reference locking mode(.DELTA..PHI.=0.deg.). When the ILCO is applied to the AIPAA, the predicted beam scanning angle value will be 38.4.deg.. Each ILCO gives good frequency stability and lower AM, FM, and PM noise charactheristics in the mutual coupling lockingmode. The ILCO can not only play a part as the phase shifter for the AIPAA but it can also be usedas the power combining device in the mm-wave frequency range and as a part of a T/R MMIC module.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권4호
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• pp.492-498
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• 2017

In this paper, we integrate a divide-by-3 injection-locked frequency divider (ILFD) in CMOS technology with a $0.18-{\mu}m$ BiCMOS process. We propose a self-injection technique that utilizes harmonic conversion to improve the locking range, phase-noise, and input sensitivity simultaneously. The proposed self-injection technique consists of an odd-to-even harmonic converter and a feedback amplifier. This technique offers the advantage of increasing the injection efficiency at even harmonics and thus realizes the low-power implementation of an odd-order division ILFD. The measurement results using the proposed self-injection technique show that the locking range is increased by 47.8% and the phase noise is reduced by 14.7 dBc/Hz at 1-MHz offset frequency with the injection power of -12 dBm. The designed divide-by-3 ILFD occupies $0.048mm^2$ with a power consumption of 18.2-mW from a 1.8-V power supply.

• Journal of information and communication convergence engineering
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• 제3권3호
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• pp.142-145
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• 2005

In this paper, a new programmable DLL (delay locked loop) based clock synthesizer is proposed. DLL has several inherent advantages, such as no phase accumulation error, fast locking and easy integration of the loop filter. This paper proposes a new programmable DLL that includes a PFD(phase frequency detector), a LSI(lock status indicator), and a VCDL(voltage controlled delay line) to generate multiple clocks. It can generate clocks from 3 to 9 times of input clock with $2{\mu}s$ locking time. The proposed DLL operating in the frequency range of 300MHZ-900MHz is verified by the HSPICE simulation with a $0.35{\mu}m$ CMOS process.