• 전자공학회논문지A
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• 제30A권7호
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• pp.75-81
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• 1993

In this paper, New type of Static Edge Triggered D Flip-Flop Circuits which are effective for the sequencial selecting and addressing of Matrix type Electrodes being applied to Flat Display Devices is proposed by the Design Technique using the Transmission Characteristics of Feedback Transistors and Charge Back Up Function. These Circuits composed of 2-4 less transistors in number than Conventional Static D Flip Flop's have some advantages that the Maximum Transition Time of Clock Signals allowed is increased by 100-450 times more than that of the Conventional circuit at 100KHz Clock Frequence and Circuit Safety is much increased by making the wider ranges, 1-4V, of Clock Levelas a Non-operating periods than 3-3.2V ranges in case of the Conventional Circuit at 10MHz clock frequence. By these advantages, These circuits can be very effectively used in case that clock signal has long transition time, especially on the low frequency operation.

• 한국정보통신학회논문지
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• 제12권4호
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• pp.730-736
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• 2008

기존의 크리스탈 주파수 발진기는 주파수를 자유롭게 변경하지 못할 뿐만 아니라 이들 사이의 동기화에 대한 어려움이 존재한다. 이를 극복하는 새로운 디지털 복조 회로(DDC; Digital Demodulation Circuit) 시스템을 제안하고 이를 구현하였다. 구현한 디지털 복조 회로는 소수점 두 자리까지 자유롭게 주파수를 생성할 수 있다. 또한 레이저 거리 계측기에서 사용하는 많은 소자들이 요구하는 주파수 클록 생성과 오차 저감이 가능하여 고정밀 거리 측정이 가능한 시스템에 적용할 수 있다.

• 한국전자통신학회논문지
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• 제3권1호
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• pp.12-18
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• 2008

본 연구에서는 우리는 레이저 변위 측정에서 보다 정밀한 측정(high precision)을 하기 위한 방법을 제시하였다. 제시한 기법은 측정하고자 하는 물체에서 반사되어 나오는 레이저 반사 신호 레벨의 변동에 의한 오차 원인을 찾아 이를 보상하는 방법이며 이를 레이저 변위 측정기에 적용하여 설계하였다.

• Korean Journal of Geomatics
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• 제4권2호
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• pp.47-52
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• 2004

We can process and compute the position, velocity and time by satellite signals of GPS. The signals are used to compute positioning of three dimensions and timing offset of the receiver clock when we can track the tour satellite signals at least. One of the specified aims is to use less expensive single frequency code/carrier phase GPS receivers, which are typically around half the price of dual frequency receivers. In the study, the author analyzed the accuracy and applicability of frequence linear combination using triangulation points evaluated distance limitation.

• 방송공학회논문지
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• 제18권5호
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• pp.669-679
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 VLSI(Very Large Scale Integrated Circuit)구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 제안하고, 이를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA(Field Programmable Gate Array) 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 805fps의 성능으로 처리할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.635-637
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 하드웨어 구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 813fps의 성능으로 처리할 수 있다.