• 한국컴퓨터정보학회논문지
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• 제16권6호
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• pp.1-10
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• 2011

멀티코어 프로세서를 설계하는데 있어서 구성요소들을 연결하는 와이어 길이의 증가로 인한 지연 현상은 성능향상에 큰 걸림돌이 되고 있다. 멀티코어 프로세서의 와이어 지연 문제를 해결하기 위하여 최근에는 3차원 구조의 멀티코어 프로세서 설계 기술이 많은 주목을 받고 있다. 3차원 구조 멀티코어 프로세서 설계 기술은 코어들을 수직으로 적층함으로써, 물리적인 연결망 길이를 크게 감소시켜 성능향상과 함께 연결망에서 소비되는 전력을 줄일 수 있다. 하지만 많은 전력을 소모하는 회로를 수직으로 적층함으로써 전력밀도가 증가하여 프로세서 내부의 온도가 크게 상승하는 문제를 가지고 있다. 본 논문에서는 3차원 구조 멀티코어 프로세서에서의 발열문제를 해결 할 수 있는 플로어플랜 방법을 제안하기 위해 칩 내부에 적층되는 코어의 수직적 배치 형태를 다양하게 변화시키면서 그에 따른 온도 변화를 살펴보고자 한다. 실험 결과를 통해, 프로세서 내부의 온도 감소를 위해서는 코어와 L2 캐쉬를 수직으로 인접하게 적층함으로써 코어의 온도를 낮추는 기법이 매우 효과적임을 알 수 있다. 코어와 코어가 수직으로 상호 인접하는 플로어플랜과 비교하여, 코어와 L2 캐쉬를 수직으로 인접하게 배치시키는 기법이 4-레이어 구조의 경우에는 평균 22%, 2-레이어 구조의 경우 평균 13%의 온도 감소 효과를 보임을 알 수 있다.

• 전기전자학회논문지
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• 제16권1호
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• pp.45-50
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• 2012

본 논문은 설계 흐름의 초기 단계에서 SoC의 라우팅 밀집도를 빠르고 정확하게 예측하는 방법론을 제안한다. 라우팅 과정에서 발생하는 과도한 밀집 현상은 라우팅 실패를 야기하고, 물리 설계를 처음부터 다시하게 되는 불필요한 시간을 소모하게 한다. 설계 초기단계에서 라우팅 밀집도를 정확하게 예측하는 것은 성공적인 물리 설계를 이끌어 내며, 전체 설계 시간에 소모되는 비용을 최소화시킨다. 제안된 방법은 블록 수준 플로어플랜 단계에서 블록 간/블록 내부 인터커넥트, 가상으로 합성된 파워/클록 네트워크를 사용해서 정교한 라우팅 밀집도를 예측한다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.18-24
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• 2007

반도체 공정 기술의 발전으로 인한 개략 배선 지연시간의 증가는 고성능 시스템의 설계를 어렵게 하고 있다. 이 문제를 해결하기 위해 배선에 파이프라인 요소를 삽입하는 방법이 있으나 시스템의 타이밍을 변화시켜 시스템의 기능성을 보장할 수 없다. LIP(Latency Insensitive Protocol)는 임의의 파이프라인 요소의 삽입에 대해 기능성을 보장하지만 처리량이 저하된다. 처리량 저하를 줄이기 위해서는 평면계획 단계에서 처리량을 고려하여 블록을 배치하여야 한다. 이러한 평면계획을 가능하게 하기 위해서 새로운 처리량 계산 방법을 제안하고 평면계획의 비용함수에 적용하였다. 실험 결과, 기존의 휴리스틱 처리량 평가 방법을 적용한 평면계획에 비해 처리량이 평균 16.97% 향상되었다.

• 한국실내디자인학회논문집
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• 제16권6호
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• pp.106-115
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• 2007

The Werkbund housing exhibitions in Europe in the 20's and 30's presented various planning concepts and played a important roll for modernization of housing Architecture. This study, therefore, aims to understand the contemporary issues of housing in this period, which showed the meaningful momentum for housing plans today. In order to grasp the general characteristics of exhibition housing the representative cases -Weissenhofsiedlung, Dammerstock, Breslausiedlung, Werkbund Siedlung in $Z\"{u}rich-Neub\"{u}hl$, Werkbundsiedlung Wien und BaBa- were throught documents analyzed. The architects offered an innovative building typology such as row housing and new prototype of housing units accordingly social needs. Especially, In this study housing unitplans were in 6 groups such as flexible type, cabin type, free open plan, Raumplan, functional 2-story type and corridor type categorized. And they were analyzed how deeply technological development, architectural design perceptions as well as functional aspects had on the planning of floorplans reflected. As a result, in the housing exhibitions various architectural ideas presented the "Zeitgeist" not only such as improvement of physical environment of housing, but also such as rationalization, standardization, functionalization, normalization of housing architecture. Also their unitplans corresponded to newly developed building typology and modern household type. As well as they represented notable spatial concepts. Moreover it contributed to create a new paradigm of housing for the new epoch.

• 한국지능시스템학회논문지
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• 제6권3호
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• pp.73-80
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• 1996

In this paper, a new method of finding a sub-optimal solution of an autoplacer which places electrical components autiomatically in PCB CAD tools. The software implementation of the proposed method can be viewed as a new type of floorplan based on evolutionary programming. To solve this problem, three kinds of operators and a fitness function are designed. Computer simulation results demonstrate the usefulness and effectiveness of the proposed scheme in the light of computation time and effort.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
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• pp.482-486
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• 2007

본 논문은 기존의 O-tree 표현법을 이용한 플로어플랜 알고리즘의 결점을 보완한 새로운 알고리즘을 제안한다. 기존의 방법에선 플로어플랜의 변형을 처리하는 과정에서 몇 가지 변형을 간과하기 때문에 좋은 해를 놓치는 경우가 발생한다. 본 논문에서는 기존의 방법을 수정하여 변형을 처리하는 과정에서 블록이 들어갈 수 있는 모든 위치를 고려하였다. 그 결과 MCNC 밴치마크 회로를 이용한 실험에서 총면적이 이전의 방법에 비해 평균 3% 개선되었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 춘계학술발표대회
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• pp.234-237
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• 2009

CBL[1](Corner Block List)에 기반한 Non-Slicing 플로 플랜 알고리즘은 빈 공간이 없는 Non-Slicing 플로플랜만 나타낼 수 있다. 본 논문에서는 CBL 단점을 보완하고 실제 블록의 크기를 이용하여 최적의 위치에 블록을 배치 하기 위해 contour map을 이용할 것을 제시한다. 본 알고리즘은 배치시 면적을 최소화 하는 방법을 제시하므로 CBL의 단점을 해결하고 더불어 최적해를 찾기 위한 실행 시간을 단축 시키는 효과를 기대할 수 있다.

• 전자공학회논문지
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• 제53권8호
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• pp.49-58
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• 2016

어플리케이션 특성에 따라 링크 대역폭 요구량이 다양하게 분포하는 이종 (heterogeneous) 아키텍처 기반 네트워크-온-칩 (Network-on-Chip, NoC) 설계에 있어 링크 지연 시간이 독립적으로 설정될 수 있는 비동기식 프로토콜을 적용할 경우 동기식 설계에 비해 성능 향상의 기회가 확대될 수 있다. 본 논문에서는 비동기식 NoC에서 각 링크의 대역폭 요구량과 도선 길이에 따른 지연 시간 모델을 제시하고 이를 최적화하는 simulated annealing (SA) 기법을 이용한 플로어플랜 기반 토폴로지 생성 알고리즘을 제안하였다. 생성된 토폴로지와 각 링크의 도선 길이를 기반으로 대응하는 도선 지연시간을 계산하고 로직 합성 단계를 거쳐 생성된 gate-level netlist와 표준지연시간 모델을 이용한 시뮬레이션을 통해 성능을 측정하였다. 링크 도선 길이를 고려하지 않은 일반적인 토폴로지 생성 알고리즘인 TopGen과 비교하여, 제안된 알고리즘이 다양한 어플리케이션 실험에서 평균 13.7% 지연 시간 단축 효과 및 처리량 측면 지표인 실행 시간에서 평균 11.8% 감소 효과가 있음을 확인할 수 있었다.

• 전기전자학회논문지
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• 제16권3호
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• pp.197-202
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• 2012

As more and more cores are integrated on a single chip, power consumption has become an important problem in system-on-a-chip (SoC) design. Multiple supply voltage (MSV) design is one of popular solutions to reduce power consumption. We propose a new method that determines voltage level of cores before floorplanning stage. Besides, our algorithm includes a new approach to optimize wire length and the number of level shifters without any significant decrease of power saving. In simulation, we achieved 40-52% power saving and a considerable improvement in runtime, whereas an increase in wire length and area is less than 8%.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
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• pp.497-501
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• 2007

BSG(Bounded Sliceline Grid)를 이용한 플로어플랜 기법은 매우 빠르고 효과적이나 모듈 사이에 빈 공간이 존재하여 필요 이상으로 면적을 넓게 차지하는데도 불구하고 그 점을 무시한채 배치 면적을 구하는 문제점이 있다. 본 논문에서는 BSG 구조를 이용한 플로어플랜 과정 중 빈 공간이 생기는 문제점을 해결하기 위해 모듈들을 좌측 또는 아래로 옮길 수 있는데 까지 옮기는 압축 기법을 추가하여 필요한 면적이 최소가 되도록 하였다. 실험 결과는 압축 기법을 사용하는 것이 사용하지 않을 때보다 최소 면적과 평균 면적 면에서 모두 개선되는 것을 보여 준다.