• 한국산업정보학회논문지
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• 제19권6호
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• pp.33-41
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• 2014

본 논문에서는 QCA(quantum-dot cellular automata) 클록킹(clocking) 방식의 D 플립 플롭의 구조를 제안하고, 이를 이용하여 프로그램 가능한 양자점 셀(programmable quantum-dot cell: QPCA) 구조를 설계한다. 기존의 QCA 상에서 제안된 D 플립플롭은 클록 펄스의 신호로 동작을 수행하기 때문에 이에 대한 입력 값을 임의로 설정해야 하고, QCA 클록킹과 중복되어 사용하기 때문에 낭비되는 출력 값들이 존재했다. 이러한 단점을 개선하기 위해서 이진 배선과 클록킹 기법을 이용하여 새로운 형태의 D 플립플롭을 제안하고, 이를 이용하여 QPCA 구조를 설계한다. 이 구조는 입력을 제어하는 배선 제어 회로, 규칙 제어 회로, D 플립플롭, 그리고 XOR 논리 게이트로 구성된다. 설계된 QPCA 구조는 QCADesigner를 이용하여 시뮬레이션을 수행하고, 그 결과를 기존의 D 플립플롭을 이용하여 설계한 것과 비교 분석하여 효율성을 확인한다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1055-1061
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• 2002

기존 TSPC D 플립플롭은 한 종류의 클럭 신호만을 사용함으로서 고속 동작을 제한하던 레이싱 (racing) 문제를 제거하고, 구조 자체도 매우 간단하기 때문에 고속 동작이 용이한 장점을 가지고 있다. 또한 한 종류의 클럭을 사용하기 때문에 클럭 드라이버 및 클럭 네트워크가 간단해 진다는 장점이 있다. 하지만 이러한 구조는 글리치나 비대칭적인 전파 지연 시간과 같은 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 설계하였다. 제안된 구조는 출력의 불필요한 방전을 막기 위한 방전 억제 방식(Discharge Suppression Scheme)을 이용하여 출력의 글리치 현상을 완전히 제거하였으며, 최대 클럭 경사 민감도를 0.25ns에서 1ns로 4배 이상 향상시킬 수 있었다. 또한 기존 구조를 개선하여 트랜지스터 수를 줄(기고, 비대칭적인 전파 지연 시간을 대칭적으로 만들어 줌으로서 기존 구조에 비해서 약 30%의 속도 향상 효과를 얻을 수 있었다.

• Journal of information and communication convergence engineering
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• 제8권4호
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• pp.421-426
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• 2010

This paper presents a method of design the counter using sequential system based on synchronous techniques. For the design the counter, first of all, we derive switching algebras and their operations. Also, we obtain the next-state functions, flip-flop excitations and their input functions from the flip-flop. Then, we propose the algorithm which is a method of implementation of the synchronous sequential digital logic circuits. Finally, we apply proposed the sequential logic based on synchronous techniques to counter.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.583-584
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• 2008

This paper presents a low-power and high-speed pulsed flip-flop based on dual-precharging and conditional discharging. The dual-precharging operation minimizes the parasitic capacitance of each precharge node, resulting in high-speed operation. The conditional-discharging operation minimizes the redundant transitions of precharge nodes, resulting in low-power operation. Linear feedback shift register (LFSR) designed in a $0.18{\mu}m$ CMOS technology using the proposed flip-flop achieves 32% power reduction as compared to conventional design.

• 한국초전도ㆍ저온공학회논문지
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• 제4권1호
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• pp.35-39
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• 2002

We have simulated and laid out a Single Flux Quantum(SFQ) AND gate for Arithmetic Logic Unit by using XIC, WRspice and Lmeter. SFQ AND gate circuit is a combination of two D Flip-Flop. D Flip-Flop and dc SQUID are the similar shape form the fact that it has the loop inductor and two Josephson junction We obtained perating margins and accomplished layout of the AND gate. We got the margin of $\pm$38%. over. After layout, we drew mask for fabrication of SFQ AND sate. This mask was included AND gate, dcsfq, sfqdc, rs flip-flop and jtl.

• 대한화학회지
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• 제64권3호
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• pp.145-152
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• 2020

Flip-flop rate constants were measured by dithionite assay of NBD-PE fluorescence in DMPC/POPC vesicles made of various DMPC/POPC ratios. The activation energy, enthalpy, entropy, and free energy were determined based on the transition state theory. We found that the activation energy, enthalpy, and entropy increased as the amount of POPC increased, but the activation free energy was almost constant. These experimental results and other similar studies allow us to propose that the POPC molecules included in DMPC vesicles affect the flip-flop motion of NBD-PE in DMPC/POPC vesicles via increasing the packing order of the ground state of the bilayer of the vesicles. The increase in the packing order in the ground state seems to be a result of the effect of the overall molecular shape of POPC with a monounsaturated tail group, rather than the effect of the longer tail group.

• 대한전자공학회논문지
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• 제16권2호
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• pp.7-14
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• 1979

Integrated Injecton Logic의 설계를 npn transistor 의 상향전류증폭율, βu 을 중심으로 하여 검토하였다. I2L 기본회로의 DC, AC특성과 npn transistor의 베이스 전류성분을 측정하기 위하여 test structure를 제작하였으며 또한 I2L T flip-flop도 설rP, 제작하였다. 제작된 test structure의 특성은 βe가 10, speed-power product가 2.6p.J/gate, 최소 전달지연 시간이 36 nsec 였으며 T flip-flop은 3.5 MHz 까지 동작하였다.

• Progress in Superconductivity
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• 제3권1호
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• pp.87-90
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• 2001

We designed a high temperature superconducting rapid single flux quantum(RSFQ) T flip-flop(TFF) circuit using Xic and WRspice. According to the optimized circuit parameters, we fabricated the TFF circuit with $Y_1$$Ba_2$Cu$_3$$O_{7-x}$(YBCO) interface-controlled Josephson junctions. The whole circuit was comprised of five epitaxial layers including YBCO ground plane. The interface-controlled Josephson junction was fabricated with natural junction barrier that was formed by interface-treatment process. In addition, we report second design for a new flip-flop without ground palne.e.

• 한국초전도학회:학술대회논문집
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• 한국초전도학회 2004년도 High Temperature Superconductivity Vol.XIV
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• pp.52-52
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• 2004

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.925-928
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• 1993

In this paper the caracteristics of the fuzzy flip-flop which was proposed as a fuzzy sequential circuit is firstly mentioned. Secondly the circuit construction of typical fuzzy flip-flip circuits using VHDL (Very high speed integrated circuit Hardware Description Language) compiler and simulator is presented. Finally the possibility of the application of the fuzzy sequential circuit will be mentioned.