• 인터넷정보학회논문지
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• 제24권5호
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• pp.37-50
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• 2023

일반적으로 정밀하고 안정적인 주파수 합성 방법으로 PLL이나 DDS가 주로 사용된다. 안정적인 동작을 위하여 FPGA를 사용하여 PWM 주파수 발생 알고리즘을 설계하고 구현하였다. 이는 목표한 주파수의 8,192배의 주파수를 만든 후 D 플립플롭을 13회 진행하여 1Hz 단위의 정밀도로 다수의 주파수를 발생시킬 수 있도록 하는 알고리즘이며 고안된 알고리즘을 이용하여 열차의 정위치 정차용 버싱 시스템에 적용한 제품을 개발하여 기존 운영시스템과 교체 시험을 하여 주파수 발생의 정확도 측면에서 성능의 우수함을 확인하였다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.1-10
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• 2004

본 논문에서는 유한체 GF$(2^m)$상에서 두 다항식의 승산을 실현하는 병렬-입력 및 병렬-출력을 갖는 셀 배열 병렬 승산기를 제시한다 이 승산기는 승산연산부, 기약다항식연산부. MOD연산부로 구성한다. 승산연산부는 AND 게이트와 XOR 게이트로 설계한 기본 셀의 배열로 이루어지며, 기약다항식연산부는 XOR 게이트와 D 플림플롭회로를 사용하여 구성하며, MOD연산부는 AND 게이트와 XOR 게이트에 의한 기본 셀을 배열하여 구성하였다. 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였으며, 클럭신호의 주기를 l${\mu}\textrm{s}$로 하였다. 제시한 셀 배열 병렬 승산기는 m=4인 경우에 AND 게이트의 수가 24개, XOR 게이트의 수가 32개 필요하며, D 플립플롭회로가 4개 필요하다. 또한, AOP 기약 다항식을 사용하면 AND 게이트와 XOR 게이트의 수가 24개 필요하며 D 플립플롭은 사용되지 않는다. 셀 배열 병렬 승산기의 승산연산부의 동작시간은 1 단위시간(클럭시간)이 소비되고, 기약다항식연산부에 의한 MOD연산부의 동작시간은 m 단위시간(클럭시간)이 소비되어 전체 동작시간은 m+1 단위시간(클럭시간)이 소비된다. 본 논문에서 제시한 셀 병렬 승산기는 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가지며, 특히 차수 m이 매우 큰 유한체강의 두 다항식의 승산에서 확장성을 갖는다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.73-82
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• 2005

스캔 테스트를 위한 테스트 데이터의 양과 파워 소모는 SoC 테스트에서의 최근의 직면한 가장 큰 문제들이다. 따라서 본 논문에서는 저전력 테스트를 고려한 새로운 테스트 데이터 압축 방법을 제안한다. 제안하는 압축 방법은 테스트 데이터 압축을 위해 압축율, 전력 소모 감소율과 하드웨어 오버헤드를 고려하여 최대 효율을 가지도록 하는데 기초하고 있다. 압축율과 전력 감소율을 높이기 위해서 본 논문에서는 IR (Input Reduction) 기법과 MSCIR (Modified Statistical Code using Input Reduction) 압축 코드을 사용하며, 뿐만아니라 이를 위한 사전 작업인 새로운 스캔 플립플롭 순서 재조합 기법 및 테스트 패턴 순서 재조합 방법을 제안한다. 기존의 연구와는 달리 CSR 구조를 사용하지 않고 원래의 테스트 데이터 $T_D$를 사용하여 압축하는 방법을 사용한다. 이렇게 함으로써 제안하는 압축 방법은 기존의 연구에 비해 훨씬 높은 압축율을 가지며 낮은 하드웨어 오버헤드의 디컴프레션 구조와 적은 전력 소모를 가진다. ISCAS '89 벤치 회로에 대찬 기존의 연구와의 비교로서 그 결과를 알 수 있다.

• 대한전자공학회논문지SP
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• 제49권2호
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• pp.28-34
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• 2012

특징 추출 알고리즘은 영상 내에서 중요한 특징을 추출하기 위해 실시간 영상 처리 응용 분야에서 활용된다. 특히, 특징 추출 알고리즘은 추적 및 식별의 목적으로 다양한 영상처리 알고리즘에 특징 정보를 제공하기 위해서 활용되며, 주로 영상처리 전처리 단계에서 구현되고 있다. 광범위한 응용 분야에 이용되는 특징 추출 알고리즘의 처리 속도를 높인다면 혼합되어 사용될 다른 알고리즘 처리 소요 시간의 여유를 확보 할 수 있을 뿐만 아니라, 특징 추출 알고리즘이 적용된 영상 처리 응용 분야의 실시간 요건을 만족시키기 용이하기 때문에 중요하다. 본 논문에서는 특징 추출 기법을 고속으로 처리하기 위해 FPGA 기반의 하드웨어 가속기를 제안한다. 하드웨어 가속기 구현에 사용된 E. Rosten의 Feature from Accelerated Segment Test 알고리즘과 디지털 로직으로 구현한 하드웨어 가속기의 구조와 동작 절차에 대해 기술하였다. 설계한 하드웨어 가속기는 ModelSim을 이용해 동작 및 성능을 검증하였고, Xilinx Vertex IV FPGA 기반으로 로직을 합성해 구현 비용을 계산하였다. 제안한 하드웨어 가속기를 구현하기 위해 2,217개의 Flip Flop, 5,034개의 LUT, 2,833개의 Slice, 그리고 18개의 Block RAM을 사용하였으며, $640{\times}480$ 크기의 영상으로부터 954개의 특징을 추출하는데 3.06 ms의 시간이 소요되어 기존의 결과보다 구현 비용 면에서의 우월함이 확인되었다.

• 전기전자학회논문지
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• 제8권1호
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• pp.12-21
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• 2004

오류제어는 많은 전자 시스템의 주요한 관심사이다. 시스템 동작에 영향을 미치는 대부분의 고장은 회로에서 발생하는 타이밍 위반의 결과로 나타나는 비정상적인 신호지연으로 인한 것이며, 이는 주로 과도고장에 의해 발생한다. 본 논문에서는 CMOS 회로의 동작 중에 타이밍 오류를 검출하는 회로를 설계하였다. 타이밍 오류 검출기는 클럭에 의해 제어되는 시스템의 준비시간 및 대기시간의 위반에 대한 오류를 검출할 수 있다. 설계한 회로는 데이터의 입력이 클럭 천이지점에서 변화할 때 과도전류를 측정하여 오류 검출기의 전류 감지회로에서 발생시킨 기준전류와 비교함으로써 오류의 발생 여부를 확인 할 수 있다. 이러한 방법은 클럭에 의해 동작하는 시스템의 준비시간 및 대기시간의 위반에 따른 오류를 효과적으로 검출할 수 있음을 보여준다. 이 회로는 2.5V 공급전압의 $0.25{\mu}m$ CMOS 기술을 이용하여 구현하였으며, HSPICE로 시뮬레이션하여 정당성 및 효율성을 검증하였다.

• 전자공학회논문지SC
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• 제37권6호
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• pp.25-34
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• 2000

본 논문에서 범용의 CMOS 트랜지스터 공정을 사용하여 250-Mbps 10-채널 CMOS 광 수신기 어레이칩을 설계하였다. 이러한 광 수신기 어레이는 병렬 광 신호 전송 시스템의 성능을 결정하는 가장 중요한 블록이며 이를 CMOS 트랜지스터로 설계함으로써 낮은 단가의 시스템의 구현을 가능하게 하였다. 각 데이터 채널은 집적화 된 광 검출 소자 및 여러 단의 증폭기로 구성된 아날로그 프런트-엔드, D-FF (D-flip flop)과 칩 외부 구동기로 구성된 디지털 블록으로 구성되어 있다. 전체 칩은 광 수신기 어레이와 데이터의 동기식 복원을 위해 PLL (Phase-Lock Loop) 회로로 구성 되어있다. 설계한 광 수신기 어레이 칩은 0.65-㎛ 2-poly, 2-metal CMOS 공정을 사용하여 제작하였으며, 각 채널은 ±2.5V의 전원 전압에 대하여 330㎽의 소비 전력을 보였다.

• 한국통신학회논문지
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• 제27권5C호
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• pp.454-464
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• 2002

ATM PON (Passive Optical Network) 시스템은 OLT (Optical Line Termination)와 다수의 ONU (Optical Network Unit), 그리고 스플리터와 함께 PON을 구성하는 광케이블로 구성된다. 상향 전송에서 셀 충돌을 피하기 위하여, 새로운 ONU가 설치될 때 ranging이라는 정교한 절차를 필요로 한다. 이 절차가 종료된 후에 ONU는 OLT가 제공하는 승인에 따라 상향 셀을 전송할 수 있다. 여러 가지 요인의 변화에 의해 발생할 수 있는 셀 충돌을 예방하기 위하여, OLT는 지속적으로 셀 위상 감시를 수행해야 한다. 이는 OLT가 모든 상향 셀에 대하여 기대되는 도착 시점을 예측하고, 실제 도착하는 시점을 감시하여, 두 시점 간의 오차를 계산하는 것을 의미한다. 따라서, OLT의 TC (Transmission Convergence) 칩에는 현재 제공하는 승인에 대한 셀의 도착할 시점을 계산할 수 있는 예측기가 필요하다. 본 논문에서는 이러한 예측기를 등화 왕복지연에 해당하는 길이를 갖는 이동 레지스터를 이용하여 구현한다. 하나의 레지스터는 8 비트로 구성되어, OLT는 어떤 ONU가 어떤 종류의 셀을 보내는지 확인 할 수 있다. 또한 TC 칩은 예측기의 기능을 이용하여 ONU의 유효 대역폭을 계산할 수 있다. 타임 시뮬레이션과 구현된 광 보드를 측정하여, 예측기의 동작을 확인한다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.121-126
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• 2007

본 논문은 redundant 다치논리 (redundant multi-valued logic, RMVL)을 이용하여 디멀티플렉서 (demultiplexer)를 설계하였다. 설계한 회로는 RMVL을 이용하여 직렬 이진 데이터를 입력받아 병렬 다치 데이터로 변환하고 다시 병렬 이진 데이터로 변환한다. RMVL은 redundant 다치 데이터 (multi-valued data) 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있도록 한다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있다. 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 0.35um 표준 CMOS 공정으로 구현하였으며 포스트 레이아웃 시뮬레이션 (post-layout simulation)을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 9.09 Gb/s이고 평균 전력소모는 69.93 ㎽이다. 높은 동작 주파수를 가지는 초미세 공정에서 이 디멀티플렉서를 구현한다면 9.09 Gb/s보다 더 높은 속도에서 동작할 수 있을 것이다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.11-20
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• 1998

검사용이성 분석에서는 회로의 모든 선에서 제어율과 관측율 값을 계산하고 이를 기반으로 결함 시험도를 평가한다. 검사용이성 분석은 응용에 따라 제어율과 관측율 값을 이용하기도 하고, 결함 시험도 값을 사용하기도 한다. 검사용이성 분석 알고리즘 ITEM은 이미 결함 시험도 측정 관점에서 평가되었다. 하지만 부분스캔과 같은 응용 분야를 위해 회로 내의 각 선들에 대한 제어율과 관측율 값도 중요한 의미를 가지므로 평가되어야 한다. 본 논문에서는 회로내의 각 선들에 대한 검출율 관점에서 STAFAN과 ITEM을 비교 평가하기 위해, 플립플롭을 스캔함에 따른 전체 회로의 검사용이성 영향을 분석하는 민감도 분석을 이용한 검사용이성 부분 스캔 기법을 통해 간접적으로 ITEM을 평가하였다. ITEM에 의해서 구해진 검사용이성은 STAFAN에 의해 구해진 것과 거의 유사한 값을 유지하였지만, 빠른 실행 시간을 보였다. ITEM은 부분 스캔과 실행 시간에 민감한 크기가 큰 회로에 있어서 효과적일 것으로 판단된다.

• 전기전자학회논문지
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• 제19권1호
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• pp.10-17
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• 2015

본 논문에서는 3-Line buffers를 사용하여 Sobel 윤곽선 추출 블록을 FPGA로 효율적으로 설계하여 구현하고자 한다. FPGA는 영상처리 알고리즘 중 하나인 Sobel 윤곽선 추출 알고리즘을 처리하기에 적절한 환경을 제공한다. 윤곽선 추출을 위한 방법으로는 파이프라인 방법을 사용하였다. Sobel 윤곽선 연산에서 윤곽선 강도 레벨을 결정하기 위하여 유한 상태 기계로 구현 된 마스크 연산을 이용한 모델을 제안한다. 효율적인 LUT 및 플리플롭의 사용으로 시스템의 성능이 향상됨을 입증하였다. 제안하는 3-line buffers을 이용한 Sobel 추출 연산은 Xilinx 14.2으로 합성하고 Virtex II xc2vp-30-7-FF896 FPGA device으로 구현하였다. Matlab을 이용하여 제안된 3-Line buffers 설계 시 PSNR 성능이 향상됨을 확인하였다.