• 전기전자학회논문지
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• 제22권4호
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• pp.886-895
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• 2018

본 논문에서는 NIST에서 발표한 Secure Hash Algorithm(SHA) 표준의 최신 버전인 SHA-3 해시 함수의 하드웨어 구현과 함께 보안 SoC 응용을 위한 ARM Cortex-M0 인터페이스 구현에 대해 기술한다. 최적화된 설계를 위해 5 가지 하드웨어 구조에 대해 하드웨어 복잡도와 성능의 교환조건을 분석하였으며, 분석 결과를 토대로 라운드 블록의 데이터패스를 1600-비트로 결정하였다. 또한, 라운드 블록과 64-비트 인터페이스를 갖는 패더를 하드웨어로 구현하였다. SHA-3 해시 프로세서, Cortex-M0 그리고 AHB 인터페이스를 집적하는 SoC 프로토타입을 Cyclone-V FPGA 디바이스에 구현하여 하드웨어/소프트웨어 통합 검증을 수행하였다. SHA-3 프로세서는 Virtex-5 FPGA에서 1,672 슬라이스를 사용하였으며, 최대 289 Mhz의 클록 주파수로 동작하여 5.04 Gbps의 처리율을 갖는 것으로 예측되었다.

• 한국항행학회논문지
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• 제22권6호
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• pp.675-680
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• 2018

본 논문에서는 RCE (restricted coulomb energy) 신경망을 이용한 손동작 인식기를 제안하고, 이의 실시간 학습 및 인식을 위한 하드웨어 구현 결과를 제시한다. RCE 신경망은 네트워크 구조가 학습에 따라 유동적이며, 학습 알고리즘이 여타 신경망에 비해 비교적 간단하기 때문에 실시간 학습 및 인식이 가능하므로 손동작 인식기에 적합한 장점을 갖는다. FPGA기반 검증 플랫폼을 사용하여 3D 숫자 데이터 셋을 생성하였으며, 설계된 손동작 인식기는 3D 숫자 데이터 셋에 대해 98.8%의 인식 정확도를 나타냈다. 제안된 손동작 인식기는 Intel-Altera cyclone IV FPGA기반 구현 결과, 26,702개의 logic elements로 구현 가능함을 확인하였으며, 70MHz의 동작 주파수로 실시간 학습 및 인식 결과에 대한 검증을 수행하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1007-1010
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• 2003

This paper presents in-circuit system-on-chip verification and debugging environment. To maximize the emulation speed, the software part is compiled natively for the host computer and the hardware part is mapped into FPGA. The two parts communicate with each other in transaction level. The operation of the hardware part and the software part is recorded independently during the emulation, and after the emulation is over, they are merged in a waveform to give user a unified view that covers both hardware and software.

• 전자공학회논문지C
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• 제36C권10호
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• pp.17-28
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• 1999

본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.

• 융합신호처리학회논문지
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• 제15권2호
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• pp.70-75
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• 2014

최근 디지털 기기의 다기능화, 휴대화 및 서비스 정보의 대용량화 등으로 인하여 고집적, 저전력, 고성능 SoC(System on Chip) 설계에 대한 요구가 점차 증가하고 있다. 시스템이 빠르게 발전함에 따라 요구되는 하드웨어 성능이 다양해지고 있으며 빠른 설계 확인을 위하여 FPGA(Field Programmabel Gate Array)를 채택하는 시스템이 증가되고 있는 추세이며 FPGA를 채택한 시스템에서는 FPGA와 제어하는 CPU인 ARM코어를 사용한 SoC 시스템이 늘어났다. 이러한 시스템에서 사용되는 AXI(Advanced eXtensible Interface) Bus는 여러 방법으로 이용되지만, 기존의 연구에서는 AXI Slave 구조로 설계가 되어 있다. Slave 구조에서는 CPU가 계속 데이터 전송에 관여하게 되어 자원을 다른 곳에 사용하지 못하는 문제와 AXI Bus가 사용되지 않는 시간이 길어서 전송효율이 떨어지는 문제가 있다. 본 논문에서는 이와 같은 문제를 해결하고자 AXI Master구조를 제안하고, Slave구조와 Master구조의 소모클럭과 합성결과를 비교한 결과, Master구조가 Slave구조에 비해 소모클럭은 51.99% 감소한 것을 확인하였으며, Slice는 31% 정도 감소하였다. 또한, 최대 동작주파수는 107.84MHz로써 약 140% 증가 되는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.73-79
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• 2007

본 논문에서는 트랜잭터를 정형화하고 DUT(Design Under Test)의 다양한 입출력에 따라 자동으로 트랜잭터를 생성해주는 생성기를 구현하였다. 호스트 컴퓨터와 FPGA(Field Programmable Gate Array) 사이의 PCI(Peripheral Component Interconnect) 인터페이스 신호들로 구성된 트랜잭터 프로토콜에 의존하는 블록과 DUT에 의존하는 블록으로 신호들을 재정리 함으로써 트랜잭터를 정형화하고 설계하였다. 구현된 트랜잭터의 자동 생성기는 DUT의 입출력에 관한 정보를 GUI(Graphical User Interface)를 통하여 입력받아 정형화된 하드웨어 블록들을 근간으로 입력정보를 추가하여 각각의 블록들을 만들어 하나의 Verilog 코드로 생성하는 동작을 한다. 자동 생성기의 정상동작을 확인하기 위하여 이미 검증된 하드웨어 블록을 이용하여 생성된 트랜잭터의 정상동작을 입증하였고, 사용자가 직접 설계한 트랜잭터와 비교함으로써 생성된 트랜잭터의 효율성을 입증하였으며 DUT의 다양한 입출력 정보들에 대하여 융통성 있게 동작하는 자동 생성기를 검증하였다. 트랜잭터 자동 생성기를 이용하는 경우 트랜잭터 설계시간을 단축 할 수 있고, 사용자가 트랜잭터 프로토콜를 이해하고 트랜잭터를 설계하는 부담을 줄여 시뮬레이션 속도가 빠른 트랜잭션 레벨 검증모드를 쉽게 사용 할 수 있도록 하였다.

• 한국항공우주학회지
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• 제33권7호
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• pp.98-105
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• 2005

본 연구는 통신위성 원격측정명령처리기 성능검증모델 CCSDS 원격명령 암호복호 검증에 관한 것이다. 원격측정명령처리기 실험모델에 적용되었던 DES CFB 암호화 알고리즘의 보안성을 보다 강화하기 위해 3개의 키를 사용하는 3DES CFB 알고리즘을 원격측정명령처리기 성능검증모델에 구현하고 그것의 동작을 검증하였다. 3DES CFB 알고리즘에 따른 증가된 KEY와 IV를 위해 외부에 PROM을 두도록 하고 설정된 Index에 대한 키 및 IV를 가져와서 복호화 하도록 하였다. 설계된 3DES CFB 코어의 타이밍 시뮬레이션을 통해 동작 검증 후 Actel사의 A54SX32 FPGA에 구현하였다. 원격측정명령처리기 성능검증모델의 원격명령 암호 복호화 기능 검증을 위한 시험환경을 구축하고 원격측정명령처리기 성능검증모델에 원격명령 전송, 암호 복호화 후 수행코드 모니터링 및 수행에 의한 LED On/Off 확인을 통해 3DES CFB 원격명령 복호화 기능을 검증하였다.

• 융합신호처리학회논문지
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• 제13권4호
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• pp.211-219
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• 2012

본 논문에서는 VLBI상관서브시스템(VLBI Correlation Subsystem, VCS)의 상관블록 TCP/IP 출력데이터의 무결성 검사를 위한 소프트웨어의 개발과 상관출력 데이터의 손실을 방지하기 위한 성능개선 방법에 대해 기술한다. VCS의 상관결과는 TCP/IP 패킷 통신으로 데이터아카이브(Data Archive)에 저장된다. 본 논문에서는 데이터아카이브에 저장된 상관결과의 무결성을 확인하기 위해 VCS의 TCP/IP 패킷 정보를 이용한 무결성 검사 소프트웨어를 개발하였다. 개발한 소프트웨어를 이용하여 3단계의 무결성 검사 과정을 제안하고, 상관처리 실험을 통하여 제안방법의 유효성을 확인하였다. 또한 VCS와 데이터아카이브 사이에는 최소 적분시간 이내에 TCP/IP 패킷 통신이 완료되어야 하지만, 짧은 적분시간에 다량의 패킷과 대용량 데이터로 인해 패킷 손실이 발생할 뿐만 아니라 상관결과의 무결성 문제에도 영향을 미치는 것으로 확인되었다. 본 논문에서는 TCP/IP 패킷 손실의 원인을 분석하고 VCS의 FPGA(Field Programmable Gate Array) 설계에 대한 수정방법을 제시하여 상관결과의 무결성 문제를 해결하고자 한다.

• 대한전자공학회논문지SP
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• 제46권3호
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• pp.37-43
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• 2009

차세대 정지영상 압축방식인 JPEG2000은 DWT와 EBCOT로 구성 되어 있다. EBCOT는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 EBCOT 설계에 새로운 알고리즘을 적용하여 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하였다. BAC(Binary Arimethic Coder)에는 4단계 pipeline을 적용하였다. 설계된 EBCOT은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.

• 전자공학회논문지SC
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• 제40권3호
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• pp.109-116
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• 2003

본 논문에서는 LCD 패널 제어를 위한 UXGA급 LCD 컨트롤러를 제안하였다. 제안한 컨트롤러는 전화면 디스플레이를 위해 입력 해상도와 출력 해상도 간의 최대 공약수를 이용하여 화면의 확대 기능을 지원하며, 확대 영상의 질을 높이기 위해 입력 영상의 움직임을 3 단계로 구분해서 검출하여 각 단계에 따라 서로 다른 보간 알고리즘을 사용하는 방법을 제안하였다. 제안한 알고리즘의 정량적인 성능 평가를 위해 PSNR을 도입하였으며, 다양한 실험 영상을 이용하여 기존의 알고리즘과 비교 분석을 수행하였다. 그리고 제안한 움직임 검출기의 움직임 검출 성능 평가를 위해 시각적 검증 및 화소 변화 추정을 도입하였다. 제안한 컨트롤러는 VHDL을 이용해 설계되었으며, 기능적 시뮬레이션을 통하여 각각의 세부 블록들의 기능을 검증하고 Xilinx VirtexE FPGA를 이용해 회로 합성을 수행하였다.