• 한국항행학회논문지
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• 제21권4호
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• pp.386-393
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• 2017

칩을 개발하는 과정에서 설계된 칩의 검증을 위해 FPGA (field programmable gate array)를 많이 이용한다. FPGA에 다운로드 된 회로를 검증하기 위해서는 FPGA로 데이터를 입력해야 한다. PC와 외부 보드를 통한 칩과의 통신을 위한 많은 방식이 있지만 가장 간단하고 쉬운 방법은 범용 비동기화 송수신기 (UART; universal asynchronous receiver/transmitter)를 이용한 방식이다. 최근 대부분의 회로는 AMBA (advanced microcontroller bus architecture) 버스에 연결되도록 설계되어 있다. 즉, 설계된 회로를 검증하기 위해서는 UART를 거친 후에 AMBA 버스를 통해 데이터를 전달해야 한다. AMBA 버스도 최근에 버전 4.0까지 거치면서 다양한 버전이 존재하는데 간단히 테스트를 하기 위한 용도로는 APB (advanced peripheral bus)가 적합하다. 본 논문에서는 UART-to-APB 인터페이스를 위한 회로를 설계하였다. Verilog HDL을 이용하여 설계된 회로는 Altera Cyclone FPGA에서 구현되었고, 최대 380 MHz의 속도에서 동작이 가능하였다.

• 정보처리학회논문지A
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• 제8A권4호
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• pp.479-488
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• 2001

SoC 설계의 복잡도가 지속적으로 커짐에 따라 기존의 소프트웨어 모델을 이용한 시뮬레이션 방법으로는 이를 검증하기에는 너무 많은 시간이 소요되어 많은 문제가 있다. 이를 해결하기 위해 시뮬레이션 방법보다 훨씬 빠른 검증속도를 제공하는 다양한 FPGA 기반의 로직 에뮬레이터가 활발히 연구되어왔다. 하지만 제한된 FPGA 핀 수로 인해 FPGA 내부에서 매우 낮은 자원이용률을 초래하고 있을 뿐만 아니라, 검증 대상이 되는 회로의 크기가 커짐에 비례하여 에뮬에이션의 속도가 현저하게 느려지는 문제점이 있다. 본 논문에서는 파이프라인 방식의 신호전달을 통하에 FPGA의 자원이용률을 극대화할 수 있을 뿐만 아니라 에뮬레이션의 속도도 크게 높일 수 있는 시스템 수준의 새로운 에뮬레이터 구조와 소프트웨어를 제안한다. 파이프라인의 링을 통하여 다수의 로직신호선을 하나의 실제 핀에 할당하여 핀 제한 문제를 해결하고, FPGA 간의 신호전달 경로를 사용자회로와 분리시킴으로서 빠른 시스템 클록의 사용을 가능케 하며 분할된 회로간에 조합경로를 줄여 실제 에뮬레이션클록의 속도를 높일 수 있었다. 또한 신호의 전달을 파이프라인 방식으로 보내기 위해 적용하는 스케줄링을 계산의 복잡도가 낮은 휴리스틱 방법을 적용하였다. 12비트 마이크로콘트롤로를 간단한 휴리스틱 스케줄링 알고리즘을 적용한 실험결과를 통하여 높은 검증속도를 확인하였다.

• 전자공학회논문지CI
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• 제40권5호
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• pp.298-305
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• 2003

본 논문은 디지털 회로의 검증 및 테스팅에 유용한 128 채널 하드웨어 시뮬레이터의 구현에 대하여 기술하였다. 하드웨어 시뮬레이터는 로직분석기와 신호발생기의 기능을 동시에 수행한다. 각 채널에 해당하는 코어 모듈은 독립적인 메모리와 내부 모드를 가지고서 하나의 컨트롤러처럼 동작하기 때문에 코어모듈을 추가함으로써 채널 수를 쉽게 확장할 수 있다. 또한 PC를 기반으로 하고 있어 저가형 시스템으로 구현 가능하고, 편리한 GUI(Graphic User Interface) 구성을 할 수 있다. FPGA를 이용하여 구현된 시뮬레이터는 최대 50MHz에서 동작하며 평균 55W의 전력을 소모한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.990-994
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• 2003

본 논문은 인터넷을 이용한 음성통신 서비스를 제공하기 위해 사용되는 VoIP 시스템 칩 설계 및 기능 검증을 위한 보드 개발에 관한 것이다. 구성이 간단한 시스템을 구현하기 위하여 32비트 RISC 프로세서인 ARM922T 프로세서 코어를 중심으로 IP 망 접속 기능, 음성신호 접속 기능 및 다양한 사용자 정합 기능을 가지는 VoIP 시스템 칩을 설계하고, 이 칩의 기능을 검증하기 위하여 시험 프로그램 및 통신 프로토콜을 개발하였으며, 각종 설계 및 시뮬레이션 툴을 사용하고 ARM922T와 FPGA가 결합된 Excalibur를 사용한 시험용 보드를 개발하여 시험하였다.

• 한국컴퓨터정보학회논문지
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• 제23권1호
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• pp.33-39
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• 2018

In this paper, We studied the possibility of SoC(System On Chip) design using infrared image processing IP(Intellectual Property). And, we studied NUC(Non Uniformity Correction), BPR(Bad Pixel Recovery), and CEM(Contrast Enhancement) processing, the infrared image processing algorithm implemented by IP. We showed the logic and timing diagram implemented through the hardware block designed based on each algorithm. Each algorithm was coded as RTL(Register Transfer Level) using Verilog HDL(Hardware Description Language), ALTERA QUARTUS synthesis, and programed in FPGA(Field Programmable Gated Array). In addition, we have verified that the image data is processed at each algorithm without any problems by integrating the infrared image processing algorithm. Particularly, using the directly manufactured electronic board, Processor, SRAM, and FLASH are interconnected and tested and the verification result is presented so that the SoC type can be realized later. The infrared image processing IP proposed and verified in this study is expected to be of high value in the future SoC semiconductor fabrication. In addition, we have laid the basis for future application in the camera SoC industry.

• 대한전자공학회논문지SP
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• 제47권2호
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• pp.33-44
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• 2010

본 논문에서는 로봇 시각 처리 활용을 위한 실시간 얼굴 검출 하드웨어 구조를 제안한다. 제안한 구조는 조명 변화에 강인하고 초당 60 프레임 이상의 속도로 처리된다. 조명 변화에 강인한 얼굴 특성 추출을 위해 MCT(Modified Census Transform) 변환을 이용하였다. 그리고 AdaBoost 알고리즘은 얼굴 특징 데이터의 학습 및 생성을 하며, 이 생성된 학습 데이터를 이용해 얼굴 검출을 하게 된다. 본 논문에서는 메모리 인터페이스부, 이미지 크기 조정부, MCT 생성부, 후보 얼굴 검출부, 신뢰도 비교부, 좌표 재조정부, 데이터 그룹화부, 검출 결과 표시부로 구성된 얼굴 검출 하드웨어 구조 및 Xilinx사의 Virtex5 LX330 FPGA를 이용한 하드웨어 구현 검증 결과에 대해 설명한다. 카메라로 부터 입력받은 이미지를 이용해 검증한 결과로 초당 최대 149프레임의 속도로 한 프레엠 당 최대 32개 얼굴을 검출함을 확인하였다.

• 한국정보통신학회논문지
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• 제19권8호
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• pp.1805-1810
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• 2015

깊이 영상에 대한 접근성이 용이해지면서 다양한 연구 분야에서 깊이 센서를 활용하고 있다. 컴퓨터 비전의 모션인식 분야에서도 깊이 영상을 이용한 연구들이 진행되고 있다. 모션을 정확히 인식하기 위해서는 안정적인 데이터를 활용할 수 있어야 하지만 깊이 센서는 노이즈를 포함한다. 이러한 노이즈는 모션 인식 시스템의 성능에 영향을 줄 수 있기 때문에 효과적으로 노이즈를 억제하는 방법이 필요하다. 본 논문에서는 하드웨어를 사용하여 깊이 센서에서 입력되는 깊이 영상에 시간 영역과 공간 영역에서 안정화를 수행함으로써 깊이 영상을 안정화하는 하드웨어를 제안한다. 바닥 제거 알고리즘에 깊이 영상 안정화를 적용하여 노이즈를 억제한 깊이 영상 안정화가 시스템의 신뢰도 향상에 기여할 수 있음을 확인하고 구현한 하드웨어를 FPGA와 APU를 이용해 실시간 동작을 확인하였으며 설계한 하드웨어는 최대 202.184MHz에서 동작할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.219-220
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• 2016

전력 관리 시스템인 PMS는 선박 통합 제어 시스템에서 중요한 역할을 한다. 본 연구에서는 액화 천연가스선의 PMS를 검증하기 위해서 실시간 HIL 시뮬레이션을 구현한다. 시뮬레이터는 터빈 발전기 디젤발전기, 차단기, 주요 3상 부하로 구성되고, 이들 모델은 MATLAB/Simulink로 구현한다. 더불어 FPGA 기반 제어 콘솔과 메인 스위치보드를 구축하여 선박에 탑재 되어 있는 LNGC PMS 제어 환경을 모사 한다. PMS 기능 검증을 위해 LNGC 내 주요 전력소모원 대비 두 가지 전력 분배 모드를 테스트 케이스로 수행한다. 그 결과 본 연구에서 제안한 시스템은 PMS 시뮬레이터로써 시운전 테스트뿐만 아니라 오류 주입 검증용으로 사용될 것이다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권11호
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• pp.71-79
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• 2017

본 논문에서는 이기종 컴퓨팅을 활용한 환율 예측 뉴럴 네트워크를 구현했다. 환율 예측에는 많은 양의 데이터가 필요하다. 그에 따라 이러한 데이터를 활용할 수 있는 뉴럴 네트워크를 사용했다. 뉴럴 네트워크는 크게 학습과 검증의 두 과정을 거친다. 학습은 CPU를 활용했다. 검증에는 Verilog HDL로 작성된 RTL을 FPGA에서 동작 시켰다. 해당 뉴럴 네트워크의 구조는 입력 뉴런 네 개, 히든 뉴런 네 개, 출력 뉴런 한 개를 가진다. 입력 뉴런에는 미국 1달러, 일본 100엔, EU 1유로, 영국 1파운드의 원화 가치를 사용했다. 입력 뉴런들을 통해 캐나다 1달러의 원화가치를 예측 했다. 환율을 예측 하는 순서는 입력, 정규화, 고정 소수점 변환, 뉴럴 네트워크 순방향, 부동 소수점 변환, 역정규화, 출력 과정을 거친다. 2016년 11월의 환율을 예측한 결과 0.9원에서 9.13원 사이의 오차 금액이 발생했다. 환율 이외의 다른 데이터를 추가해 뉴런의 개수를 늘린다면 더 정확한 환율 예측이 가능할 것으로 예상된다.

• 전기전자학회논문지
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• 제18권4호
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• pp.566-571
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• 2014

A safety class field programmable gate array based system in nuclear power plant has been developed to improve the diversity. Testbench is necessary to satisfy the technical reference, IEC-62566, for verification and validation of register transfer level code. We use the open verification methodology(OVM) developed by standard body. We show that our testbench can use random input for test. And also we show that reusability of block level testbench for the integration level testbench, which is very efficient for large scale system like nuclear reactor protection system.