• 한국지능시스템학회논문지
• /
• 제20권4호
• /
• pp.580-585
• /
• 2010

본 논문은 SOPC 기반 NIOS II 임베디드 프로세서와 C2H를 이용하여 무인 자동 객체 추적 시스템을 구현하였다. 단일PTZ 카메라를 이용한 디지털/아날로그 신호의 입출력, 이미지 프로세싱, 시리얼 통신 그리고 네트워크 통신의 제어를 C2H에 의한 IP 구성과 SOPC 기반 NIOS II 임베디드 프로세서에서 각각의 IP를 효과적으로 제어함으로써 다양한 모니터링 정보를 네트워크로 제공할 수 있는 시스템을 설계, 구현 하였다. SOPC 기반 NIOS II 임베디드 프로세서의 유연성과 고급 알고리듬의 복잡성을 소프트웨어 프로그래밍 언어의 C와 하드웨어 프로그래밍 언어로 유동적으로 컴파일하여 IP화 할 수 있는 특성을 적용함으로서 실시간적으로 무인 객체 추적할 수 있는 시스템의 성능을 향상 시킬 수 있었다.

• 한국정보통신학회논문지
• /
• 제24권4호
• /
• pp.508-514
• /
• 2020

LTE (Long Term Evolution) 및 5G와 같이 지속적으로 발전하는 이동 통신 표준을 구현하기 위해 소프트웨어 정의 라디오 (SDR, Software Defined Radio) 개념은 뛰어난 유연성과 효율성을 제공한다. 수년 동안, 최고급 디지털 시그널 프로세서 (DSP, Digital Signal Processor) 시스템 온 칩 (SoC, System on Chip)은 멀티 코어 및 다양한 하드웨어 보조 프로세서를 지원하는 방향으로 개발되어왔다. 이 논문에서는 TI의 TCI663x 칩을 사용해 구현한 SDR 플랫폼 하드웨어에 대해 소개하고, 이 플랫폼 상에서 멀티 코어 DSP를 BCP (Bit Rate Coprocessor) 및 TPC (Turbo Decoder Coprocessor)와 연동하여 구현한 LTE 전송 채널 (Transport Channel)의 성능을 다양한 구현 옵션에 따라 평가한다.

• 한국항행학회논문지
• /
• 제28권2호
• /
• pp.216-224
• /
• 2024

본 논문은 하드웨어 전자 장비에 대해 방사선 고장을 고려한 신뢰성 분석 방법을 제시한다. 기존 신뢰성 분석은 주로 aging 고장률을 기반하고 있으나, 방사선에 의한 고장률을 고려하고 있지 않다. 물리 고장률은 고장 물리 분석을 사용하여 계산되며, 방사선 고장률은 Verilog Fault Injection 도구를 사용하여 준 경험적 방법으로 추정한다. 본 논문에서 제안한 방법론은 개발 초기 단계에서 신뢰성을 보장하고 회로의 취약성을 사전에 식별하여 개발 시간 및 비용을 줄일 수 있다. 사례 연구로 ISCAS85 회로에 대해 신뢰성 분석을 수행하였으며, 기존 신뢰성 도구를 이용한 분석 방법과 비교하여 우리 접근법의 효과를 보여준다. 이러한 종합적인 분석은 항공 및 우주와 같은 고방사선 분야에서 FPGA의 신뢰성을 보장하는 데 중요하다.

• International Journal of Fuzzy Logic and Intelligent Systems
• /
• 제14권2호
• /
• pp.136-144
• /
• 2014

The existing conventional motion controller does not perform well in the presence of nonlinear properties, uncertain factors, and servo lag phenomena of industrial actuators. Hence, a feasible and effective fuzzy self-tuning proportional integral derivative (PID) and feed-forward control scheme is introduced to overcome these problems. In this design, a fuzzy tuner is used to tune the PID parameters resulting in the rejection of the disturbance, which achieves better performance. Then, both velocity and acceleration feed-forward units are added to considerably reduce the tracking error due to servo lag. To verify the capability and effectiveness of the proposed control scheme, the hardware configuration includes digital signal processing (DSP) which plays the main role, dual-port RAM (DPRAM) to guarantee rapid and reliable communication with the host, field-programmable gate array (FPGA) to handle the task of the address decoder and receive the feed-back encoder signal, and several peripheral logic circuits. The results from the experiments show that the proposed motion controller has a smooth profile, with high tracking precision and real-time performance, which are applicable in various manufacturing fields.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 학술대회지
• /
• pp.667-670
• /
• 2004

In this paper, we have presented the improved IF transceiver architecture and the implementation and experimental results on re-configurable transceiver based on digital IF for multiple wideband OFDM/TDD base stations for high-speed portable internet-service in which is issued Korea. The implemented IF transceiver has been designed to support multiple frequency allocations and multiple standards by only modifying the programmable software not its hardware like as the software-defined-radio concept. Also, the digital complex quadrature modulation technique has been used for the digital IF transmitter, which is able to combine multiple frequency bands in digital processing block not RF block and to reject the image frequency signals. And the bandpass sampling technique has been used for the digital IF receiver to reduce the sampling rate of ADC. This paper has shown the experiment results on the frequency response and constellation on the base-station implemented using the modified IEEE 802.16a/e physical layer channel structure based on OFDM/TDD.

• 전기전자학회논문지
• /
• 제13권4호
• /
• pp.57-62
• /
• 2009

본 논문에서는 10GBASE-R 형식의 PCS (Physical Coding Sublayer) 구현을 위한 회로로써 표준 속도인 156.25MHz에서 동작하면서 2단 파이프라인 구조로 64b/66b 인코더/디코더를 설계하여 가능한 클록 지연을 최소화한 회로를 제시한다. 제안하는 PCS 회로는 Verilog 하드웨어 설계 언어를 기반으로 설계하여 FPGA를 통한 기능 검증을 위해 Xilinx사의 VertexII-1000fg456 칩에서 측정하였다. 측정한 게이트 수는 47,303이고, Vcc 3.3V에서 351mW의 전력 소모를 보였다.

• 문화기술의 융합
• /
• 제3권4호
• /
• pp.171-175
• /
• 2017

최근 CNN(Convolutional Neural Network)의 구조가 복잡해지고 신견망의 깊이가 깊어지고 있다. 이에 따라 신경망의 학습에 요구되는 연산량 및 학습 시간이 증가하게 되었다. 최근 GPGPU 및 FPGA를 이용하여 신경망의 학습 속도를 가속화 하는 방법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 NVIDIA GPGPU를 제어하는 CUDA를 이용하여 CNN의 특징추출부와 분류부에 대한 연산을 가속화하는 방법을 제시한다. 특징추출부와 분류부에 대한 연산을 GPGPU의 블록 및 스레드로 할당하여 병렬로 처리하였다. 본 논문에서 제안하는 방법과 기존 CPU를 이용하여 CNN을 학습하여 학습 속도를 비교하였다. MNIST 데이터세트에 대하여 총 5 epoch을 학습한 결과 제안하는 방법이 CPU를 이용하여 학습한 방법에 비하여 약 314% 정도 학습 속도가 향상된 것을 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송공학회 1999년도 학술대회
• /
• pp.173-178
• /
• 1999

The Trellis Coded Modulation(TCM) allows the considerable achievements of coding gains compare with conventional multi-level modulation without compromising bandwidth efficiency. In this paper, we are presented a design of the parallel Viterbi decoder for 16-QAM TCM decoder with large constraint length (K=9), which can be applicable for the Digital Audio Broadcasting(DAB) receiver. As a mid-term result, a parallel Branch Metric Calculator (BMC)can compute 16 BMs within 3 clocks and a parallel 16 Add-Compare-Selects (ACS) unit can compute in a single clock. And also, two 256 Path Metric Memories (PMM) 32 Trace Back(TB) memories are specially designed with shuffle exchange switches for 16 parallel accesses. As a VHDL simulation, we can find the correctness of proposed model, which can be operated 16 S per symbol. Now, we are performing the hardware reduction for realtime operation and FPGA implementation.

• ETRI Journal
• /
• 제36권1호
• /
• pp.12-21
• /
• 2014

In this paper, we propose a new digital blind in-phase/quadrature-phase (I/Q) mismatch compensation technique for image rejection in a direct-conversion receiver (DCR). The proposed image-rejection circuit adopts DC offset cancellation and a sign-sign least mean squares (LMS) algorithm with a unique step size adaptation both for a fast and precise I/Q mismatch estimation. In addition, several performance-optimizing design considerations related to accuracy, speed, and hardware simplicity are discussed. The implementation of the proposed circuit in an FPGA results in an image-rejection ratio (IRR) of 65 dB, which is the best performance with modulated signals, along with an adaptation time of 0.9 seconds, which is a tenfold increase in the compensation speed as compared to previously reported circuits. The proposed technique will be a promising solution in the area of image rejection to increase both the speed and accuracy of future DCRs.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (C)
• /
• pp.575-580
• /
• 2006

인터넷 네트워크에 존재하는 방화벽(Firewall) 또는 라우터(Router) 장비에서의 패킷 필터 기능은 모든 방화벽 장비의 기본적인 기능이 될 수 있다. 하지만 최근에 등장한 세션기반의 악의적 침입과 바이러스의 출현으로 패킷 필터기는 단순한 정적 패킷 필터 기능이 아닌 상태기반 패킷 필터의 동적 패킷 필터 기능을 요구하게 되었다. 또한 최근에 인터넷 속도가 급증하는 환경변화에 맞추어 방화벽 장비의 TCP 패킷 처리기능은 매우 빠른 처리속도를 요구하고 있다. 이에 우리는 매우 빠른 고속의 TCP 상태기반 패킷 필터 처리를 요구하는 에지(Edge)급 라우터의 방화벽 옵션카드를 만들기 위해 하드웨어 기반의 TCAM(Ternary CAM) 관리를 이용한 TCP 세션 상태기반 (Stateful) 패킷 필터기를 구현하였으며, TCAM 제어와 패킷의 상태기반 검사 등 모든 기능처리는 FPGA(Field Programmable Gate Array)를 이용한 하드웨어 로직(Logic) 및 상태기(State Machine)로 구현하였다. 그리고 본 논문의 구현방식을 적용한 방화벽 옵션카드는 인-라인(In-line) 모드로 구성될 경우 1GHz 이상의 Wire Speed를 만족하는 처리성능을 보여주었다.