Abstract
In this paper, to implement PCS (Physical Coding Sublayer) of 10GBASE-R type, we present 2 stage pipeline 64b/66b Encoder/Decoder which operates at 156.25MHz standard specification and designed to minimize clock latency as possible as we can. The proposed circuit was designed based on Verilog hardware description language and measured for functional verification on VertexII-1000fg456 chip of Xilinx Inc.. Total equivalent gate count is 47,303 and estimated power consumption is 351mW at Vcc 3.3V.
본 논문에서는 10GBASE-R 형식의 PCS (Physical Coding Sublayer) 구현을 위한 회로로써 표준 속도인 156.25MHz에서 동작하면서 2단 파이프라인 구조로 64b/66b 인코더/디코더를 설계하여 가능한 클록 지연을 최소화한 회로를 제시한다. 제안하는 PCS 회로는 Verilog 하드웨어 설계 언어를 기반으로 설계하여 FPGA를 통한 기능 검증을 위해 Xilinx사의 VertexII-1000fg456 칩에서 측정하였다. 측정한 게이트 수는 47,303이고, Vcc 3.3V에서 351mW의 전력 소모를 보였다.
