• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.383-386
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• 2001

본 논문에서는 전력과 대역특이 제한된 환경에서 효율적인 트렐리스 부호화 변조방식을 적용한 QAM 모뎀을 구현하였다. 입력되는 데이터를 트렐리스 부호화 변조한 후 I, Q로 분리된 신호는 신호 사상기를 통하여 해당하는 성 상점으로 변환된다. 복조기는 I, Q의 신호를 트렐리스 복호기에 입력하여 데이터를 복구한다. 변복조기의 구현은 Xilinx사의 FPGA 디자인툴인 Foundation을 사용하여 VHDL simulation과 Chip Targeting을 수행하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (B)
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• pp.298-302
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• 2008

주어진 작은 크기의 칩 내부에 많은 기능 (예: 멀티미디어, 음성/영상 등)을 작동시키기 위해서는 고집적(high-integration)의 회로가 구현되게 된다. 이러한 고집적 회로는 작동할 때 상당한 양의 전력 소모를 유발하게 되어 결국 배더리 수명을 단축시키는 상황을 가지게 한다. 더욱 심각한 상황은 고 밀도의 칩 안에서의 많은 전력 소모는 열의 발생을 더욱 가속화 시키게 되며, 결국 칩 작동의 신뢰성(reliability)을 상당히 잃게 만든다. 본 연구에서는 칩의 작동에 따른 열 발생으로 유발되는 칩의 온도 상승을 감지하는 센서회로 구현에 관한 것이다. FPGA 칩은 주 목적의 기능을 수행하는 회로들을 구현함과 동시에 추가적으로 열 감지 센서 회로를 구현할 자원을 FPGA가 제공을 해 주어야 하는데, 주목적의 회로 공간(즉, 자원) 사용으로 인해 열 센서 회로 구현 자원이 충분하지 않을 경우나 여러 지역에 사용 가능한 자원이 소규모로 흩어진 경우 등 센서 구현을 위한 자원 탐색 및 구현 가능성에 대해 점검하는 알고리즘이 필요하다. 본 연구는 이러한 알고리즘을 개발하여 그 효용성을 실험을 통해 보이고 있다. 제안한 알고리즘의 특징은 Branch-and-Bound에 기반을 두고 있으며, 알고리즘의 수행 시간 단축을 위한 효과적인 search tree pruning 기법을 제안하고 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 D
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• pp.2678-2680
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• 2003

본 논문에서는 sliding-DFT의 순환구현을 기반한 실시간 위상 측정 앨고리즘을 제시하였다. 종래의 순환형 SDFT 기반 위상 측정 기법은 단일 계수를 사용하기 때문에 계수 근사가 적용되는 하드웨어 구현시 심각한 오차 파급 특성을 나타낸다. 본 논문에서는 순환 구조이면서 회전 위상을 보정을 통해 N-point DFT의 N개의 모든 계수를 적용한 위상 측정 기법을 제시하였고, FPGA 등 하드웨어 구현에 있어서 계수의 유한 비트 근사에 따르는 성능 열화를 해석하였다. 제안한 위상측정 앨고리즘은 실시간 다채널 위상 측정이 가능하도록 FPGA에 구현하였고 동작을 확인하였다.

• 전력전자학회논문지
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• 제15권4호
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• pp.288-295
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• 2010

멀티레벨 인버터는 대용량 전력변환 분야의 요구를 만족하면서 파형왜곡을 감소시켜 전력품질 향상시킬 수 있으므로 근래에 상당히 주목받고 있다. 그런데 전압레벨이 증가함에 따라 복잡한 PWM 알고리즘을 구현하는데 FPGA가 적합하다. 본 논문에서는 FPGA로 5-레벨 다이오드 클램핑형 멀티레벨 인버터의 PWM 신호발생 기법을 제시한다. 유도전동기 제어용 DSP와 FPGA사이에 3상 기준전압 값을 안정되게 전송하는 기법을 제시한다. 32-비트 DSP와 cyclone-III FPGA를 사용한 실험 및 시뮬레이션을 통하여 반송신호 발생 방법으로 PWM 신호를 발생시키는 기법의 타당성을 검증한다.

• 한국정보과학회논문지:시스템및이론
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• 제31권7호
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• pp.402-413
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• 2004

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED를 소형 내장형(8-bit/ 16-bit) 시스템에 탑재하도록 저가의 FPGA로 구현하는 방법을 제안한다. 대부분 8-bit 또는 16-bit의 소규모 내장형 시스템들의 프로세서들은 그 저장용량과 처리속도의 한계 때문에 상대적으로 계산양이 많아 부담이 되는 암호화 과정은 별도의 하드웨어 처리기를 필요로 한다. SEED 회로가 다른 논리 블록들과 함께 하나의 칩에 집적되기 위해서는 적정한 성능을 유지하면서도 면적 요구량이 최소화되는 설계가 되어야 한다. 그러나, 표준안 사양의 구조대로 그대로 구현할 경우 저가의 FPGA에 수용하기에는 면적 요구량이 지나치게 커지게 되는 문제점이 있다. 따라서, 본 논문에서는 면적이 큰 연산 모듈의 공유를 최대화하고 최근 시판되는 FPGA 칩의 특성들을 설계에 반영하여 저가의 FPGA 하나로 SEED와 주변 회로들을 구현할 수 있도록 설계하였다. 본 논문의 설계는 Xilinx 사의 저가 칩인 Spartan-II 계열의 XC2S100 시리즈 칩을 대상으로 구현하였을 때, 65%의 면적을 차지하면서 66Mpbs 이상의 throughput을 내는 결과를 얻었다. 이러한 성능은 작은 면적을 사용하면서도 목표로 하는 소형 내장형 시스템에서 사용하기에 충분한 성능이다.

• 전기전자학회논문지
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• 제20권4호
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• pp.398-411
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• 2016

기계학습 방법의 하나인 SVM은 뛰어난 일반화 성능으로 영상처리 분야에서 많이 사용하고 있다. 하지만 SVM을 이용한 시스템에서 미리 학습된 데이터가 아닌 다른 데이터를 이용하려하면 새로 학습을 시켜야 하는 경우가 생긴다. 특히, 임베디드 환경에서는 이러한 상황에서 학습 시간이 오래 걸려 SVM을 적절히 이용하지 못하는 경우가 있다. 본 논문에서는 이러한 문제점을 해결하기 위하여 SVM의 학습 및 분류를 모두 수행할 수 있도록 하나의 FPGA로 구현하였다. SVM 연산의 복잡성으로 인해 생기는 반복연산을 병렬처리를 통하여 해결하고 커널 사용으로 생기는 지수 연산을 변형하여 고정 소수점 연산이 가능하도록 하였다. 제안하는 하드웨어는 Xilinx사의 ZC 706보드에 구현하였고, 구현한 FPGA의 검증을 위하여 TSR 알고리즘을 이용하였다. 구현한 하드웨어는 100 MHz의 주파수로 동작하며, 2천개의 데이터를 이용한 학습 시 약 5sec가 소요되고 $1360{\times}800$ 해상도에서 분류 시 약 16.54msec가 소요됨을 확인했다.

• 한국정보통신학회논문지
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• 제23권11호
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• pp.1377-1383
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• 2019

영상 품질 개선을 위해 사용되는 히스토그램 평활화 알고리즘은 하드웨어 회로로 구현되면 소프트웨어로 구현된 경우보다 작업 속도 면에서 성능이 훨씬 뛰어나다. FPGA를 이용한 히스토그램 평활화 회로 구현에 대부분의 최신 FPGA에 포함된 곱셈기 회로와 상당량의 SRAM을 이용하고, 파이프라인을 적용하면 히스토그램 평활화 회로의 전체적인 동작 성능을 높일 수 있다. 본 논문은 이와 같은 방법을 적용하여 8비트 심도를 갖는 흑백 영상에 대해 히스토그램 평활화 작업을 고속으로 수행 가능한 FPGA 구현 방법을 제안한다. 제안된 회로는 FIFO를 이용하여 한 개의 영상에 대한 평활화가 진행되는 동안 다음 영상에 대한 히스토그램 계산을 수행할 수 있다. FIFO를 이용한 일부 작업의 시간적 중첩과 내장된 곱셈기 회로 그리고 파이프라인 적용 효과로 회로의 전체적인 성능은 대략 매 클럭마다 한 개의 화소에 대해 히스토그램 평활화를 수행할 수 있다. 그리고 영상을 분할하여 히스토그램 평활화 작업의 일부를 병렬 처리하면 그 성능을 속도 면에서 거의 두 배로 향상할 수 있다.

• 한국정보통신학회논문지
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• 제22권12호
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• pp.1667-1674
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• 2018

하드웨어 가속기를 사용하여 다양한 실시간 계산을 하는 여러 공학/과학 분야에서 많은 경우에 FPGA와 호스트 컴퓨터를 PCI express(PCIe)로 연결하는 시스템 구성이 요구된다. 하지만, 초당 수 기가바이트의 데이터를 주고 받는 고속 인터페이스인 PCIe의 구현은 하드웨어 가속기 개발의 가장 큰 어려움 중에 하나이다. 상용 제품과 논문을 통해서 여러 PCIe IP 솔루션을 찾을 수 있지만, 고가의 비용을 지불해서 구매하거나, 별도의 시간과 노력을 투자해서 PCIe를 구현해야 한다. 따라서, Xilinx사의 FPGA를 기반의 하드웨어 가속기를 구현할 때는 Xilinx사에서 무료로 제공 하는 XDMA PCIe IP를 사용하는 것이 개발 기간 및 비용 단축을 위한 최선의 선택이 될 수 있다. 이러한 이유로 본 논문에서는 Xilinx사의 PCIe IP의 성능 평가를 위해 Zynq-7000 FPGA개발보드와 Windows 10 호스트 컴퓨터로 평가 시스템을 구성하고, PCIe IP의 구성 파라미터에 의한 전송 속도 성능 변화에 대해 평가 분석한다.

• 한국정보통신학회논문지
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• 제14권9호
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• pp.2071-2077
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• 2010

본 논문에서는 이미지 센서와 외부의 구성요소 들과의 정합 모듈을 FPGA(Field Programmable Gate Array)를 사용하여 설계하였다. 일반적으로, 저준위 이미지의 데이터를 동기화하기 위하여 SRAM이 요구된다. 본문에서는 신호와 픽셀 단위의 크기를 가진 이미지 신호를 동기화하기 위하여 FPGA를 사용하여 인터페이스의 정합 모듈을 설계함을 목적으로 한다. 본 논문에서는 픽셀 단위로 구현함으로써 고화질의 이미지를 얻을 수 있다. 사용한 이미지 센서와 TFT-LCD의 동작 주파수는 각각 50MHz와 6.5MHz이다. 또한, 구현한 대부분의 제어부는 FPGA에 내장되어 있고 Altera사의 Quartus II 저작도구를 사용하였으며, 설계된 논리 게이트의 수는 33,216 개다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.407-409
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• 2015

가우시안 혼합 모델(GMM)과 배경 차분 기법을 이용한 이동 객체 검출(MOD) 알고리듬을 하드웨어로 구현하였다. 구현된 MOD 프로세서는 EGML(Effective Gaussian Mixture Learning)을 기반으로 배경을 생성하고 업데이트하며, EGML 계산 일부의 근사화를 통해 하드웨어 복잡도를 줄였고, 파이프라이닝 기법을 통해 동작속도를 개선하였다. 또한 가우시안 파라미터들을 가변시킬 수 있도록 함으로써 다양한 조건에서 이동 객체 검출 성능이 향상되도록 구현하였다. 설계된 회로는 FPGA-in-the-loop방식으로 하드웨어 동작을 검증하였으며, XC5VSX95T FPGA 디바이스에서 최대 109 MHz의 클록 주파수로 동작 가능한 것으로 평가되었다.