• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.39 no.9
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• pp.896-903
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• 2011

In this paper, a co-design method for JPEG2000 video compression system using DSP and FPGA is presented. By profiling the complexity of JPEG2000 algorithm, it is noticed that a MQ-coder is the most complex part. Thus, we implement the MQ-coder on FPGA for the parallel processing using VHDL to reduce the complexity. In order to verify the performance of the MQ-coder, JBIG2 standard test vector and images are used. The experimental results show that the proposed MQ-coder enhances the processing time approximately 3 times compared with the previous software MQ-coder.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.22 no.5
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• pp.105-110
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• 2022

Domestically, we are capable of designing high-end memory semiconductors, but not in processors, resulting in unbalance. Using Vivado as a development enivronment and implementing the processor on a Xilinx FPGA reduces time and cost dramatically. In this paper, the popular language VHDL which is widely used in Europe, universities, and research centers around the world for the digital system design is used for designing a pipelined 32-bit ARM processor, implemented on FPGA and verified by Integrated Logic Analyzer. As a result, the ARM processor implemented on FPGA could execute ARM instructions successfully.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.04a
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• pp.595-598
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• 2014

원전 디지털 계측제어시스템에서 공통원인고장(Common cause failure)의 발생 가능성이 증가함에 따라 이를 방지하기 위해 프로그래머블 논리소자(Field Programmable Gate Array)를 이용한 제어기가 개발되어 활용되고 있다. 그러나, FPGA-기반의 제어기를 구현하는데 사용되는 하드웨어 기술 언어는 그래픽 언어를 이용한 PLC 기반의 개발을 하던 대부분의 원전 계측제어 엔지니어에게 친숙하지 않아 제어기의 구현에 어려움이 있다. 따라서 엔지니어에게 친숙한 그래픽 언어를 이용하여 FPGA 용 제어 프로그램을 작성할 수 있는 통합개발환경이 필요하다. 본 논문에서 구현한 VerilogLinker 는 제어프로그램의 개발을 위한 통합개발환경의 일부로 통합개발환경을 이용한 제어 프로그램의 개발과정 중에서 생성된 Verilog 파일을 FPGA 공급자가 제공하는 상용 소프트웨어인 Libero SoC 와 연결하는 기능을 제공한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.11 no.12
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• pp.2306-2310
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• 2007

In this paper, reuse module generation algorithm consider the power consumption for FPGA technology mapping is proposed. To proposed algorithm is RT library generating algorithm, consider power consumption for reuse module using FPGA technology mapping. In the first, selected FPGA for power consumption calculation. Technology mapping process have minimum total power consumption consider LUT's constraint in selected FPGA. A circuit into device by selected proper modules of allocation result for power consumption constraint using data.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.111-112
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• 2011

본 논문에서는 FPGA를 이용하여 SPWM 펄스파형을 구현 했다. 이 파형을 구현하기 위해서 삼각파와 정현파의 비교는 MATLAB을 사용하였고, 비교로 인해서 구해진 파형의 값으로 MAX-PLUS II의 설계를 통해 SPWM 파형을 구현했다. FPGA는 Altera ACEX EP1K100QC208-3N를 모터는 MITSUBISHI AC SERVO MOTOR HC-KFS053를 사용하였다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1998.12a
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• pp.483-493
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• 1998

본 논문에서 DES를 대체하기 위해 몇 년에 걸쳐 제안된 관용 암호알고리즘의 하나인 IDEA(International Data Encryption Algorithm)의 구현을 제안하고자 한다. IDEA의 암호화 수행시간의 개선을 위하여 VHDL(VHSIC Hardware Description Language)을 이용하여 하드웨어로 설계하였고 설계된 알고리즘은 EDA tool인 Synopsys를 사용하여 Synthesis하였으며, Xilinx의 FPGA XC4052XL을 이용하여 One Chip화 시켰다. 입력 클럭으로 30MHz를 사용하였을 때, data arrival time은 780.09ns였으며, 80.01 Mbps의 속도로 동작하였다. 본 논문은 설계 언어로서 VHDL을 사용하였고, FPGA Chip에 구현하여 동작 확인을 하였다.

• Proceedings of the KIEE Conference
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• 2006.07d
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• pp.2017-2018
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• 2006

전력선 통신기술은 추가 배선이 필요 없는 유용성에도 불구하고 전력선 채널에 대한 정확한 채널 모델링과 전력선 모뎀의 전송 신뢰성에 대하여 많은 문제점을 나타내고 있다. 본 논문에서는 전송선로의 주파수에 대한 잡음과 임피던스 특성을 분석하고, 이의 해결을 위하여 전력선 채널에 Spread Spectrum 기법을 적용한 신호를 전송하였을 때의 시뮬레이션 결과와 구현된 FPGA 보드를 비교분석 하였다. 채널 모델링은 잡음과 감쇄 특성을 고려하였으며, Spread Spectrum 변조 방식을 적용한 전력선 모뎀의 FPGA를 구현하여 성능을 분석하였다.

• Proceedings of the KIEE Conference
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• 2000.07d
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• pp.2998-3000
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• 2000

본 논문에서는 BNN, 블록기반 신경망 모델을 재구성가능 하드웨어(FPGA)로 설계한다. 블록기 반 신경망은 재구성가능 하드웨어에 의하여 구현이 용이하고 구조 및 가중치의 최적화에 진화 알고리즘을 적용시킬 수 있다. 블록기반 신경망의 구조와 가중치를 표현하는 바이너리 스트링을 오프라인으로 진화시킨 후, 재구성가능 하드웨어로 구현한다. FPGA로 구현된 블록기반 신경망의 성능을 확인하기 위하여 간단한 성능시험에 사용되는 대표적인 패턴들을 사용하여 블록기반 신경망의 패턴분류 성능을 알아본다.

• The Transactions of the Korean Institute of Power Electronics
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• v.12 no.4
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• pp.339-345
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• 2007

This paper presents a design of an FPGA (Field Programmable Gate Array) -based currentcontroller. Using the nature of the high computational capability of FPGA, the digital delay due to the algorithm execution can be reduced. The control performance can be better than the conventional DSP (Digital Signal Processor)-based current controller. Moreover, this method does not need any delay compensation algorithm because the digital delay is physically diminished. Therefore, the bandwidth of the current controller can be extended by this method. The feasibility of this method is verified by several experimental results under the various conditions.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.26 no.8
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• pp.1142-1147
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• 2022

The edges of image should be detected first so that the objects in the image can be identified. An hardware-implemented edge detection algorithm outperforms its software version. Sobel operation is the most suitable algorithm for an hardware implementation of edge detection. And lots of works have been done to perform Sobel operations efficiently on FPGA-based hardware. This work proposes how to implement fast edge detection circuit on FPGA, which is based on the conventional circuit for edge detection using Sobel operator. The newly proposed circuit is suitable for processing images when the images are stored in memory devices and outperforms the conventional one with little additional FPGA resources. Both the conventional circuit and the proposed circuit were implemented on an FPGA. And the result showed that the proposed circuit almost doubles the performance in processing images and needs little additional FPGA resources.