• 한국철도학회:학술대회논문집
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• 한국철도학회 2011년도 춘계학술대회 논문집
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• pp.1195-1201
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• 2011

Since the release of safety standard IEC 61508 which defines functional safety of electronic safety-related systems, SIL(Safety Integrity Level) certification for railway systems has gained lots of attention lately. In this paper, we propose a new design technique of the computer board for train control systems with high reliability and safety. The board is designed with TMR(Triple Modular Redundancy) using a certified SIL3 Texas Instrument(TI)'s TMS570 MCU(Micro-Controller Unit) to guarantee safety and reliability. TMR for the control device is implemented on FPGA(Field Programmable Gate Array) which integrates a comparator, a CAN(Controller Area Network) communication module, built-in self-error checking, error discriminant function to improve the reliability of the board. Even if a malfunction of a processing module occurs, the safety control function based on the proposed technique lets the system operate properly by detecting and masking the malfunction. An RTOS (Real Time Operation System) called FreeRTOS is ported on the board so that reliable and stable operation and convenient software development can be provided.

• 전자공학회논문지S
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• 제35S권11호
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• pp.28-36
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• 1998

기지국간 비동기방식을 사용하는 CDMA 이동통신 방식에서는 handoff시 초기동기 획득시간이 빠른 초기동기 획득방식이 요구되므로 정합필터를 사용하는 초기동기획득 방식이 고려될 수 있다. Rayleigh fading 채널에서 non coherent QPSK/DS-SS방식으로 신호를 수신하는 model에서 정합필터방식으로 초기동기획득을 위해 소요되는 평균 초기동기 획득시간은 직렬상관방식에 비해 정합필터의 길이에 비례하여 단축됨을 분석하였다. 그러나, 종래의 정합필터 방식이 초기동기획득시간은 단축되지만 HW복잡도로 인한 구현상의 단점을 보완하기위해 본 논문에서는 기억소자를 이용한 HW 재사용에 의해 상관 연산을 반복해서 할 수 있는 설계방안을 제시하므로써 기존 정합필터의 HW복잡도를 정합필터 분할 길이 만큼 줄일 수 있도록 하였고, Altera MAXPlus Ⅱ FPGA로 simulation하므로써 기능을 입증하였다.

• 전기전자학회논문지
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• 제13권4호
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• pp.57-62
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• 2009

본 논문에서는 10GBASE-R 형식의 PCS (Physical Coding Sublayer) 구현을 위한 회로로써 표준 속도인 156.25MHz에서 동작하면서 2단 파이프라인 구조로 64b/66b 인코더/디코더를 설계하여 가능한 클록 지연을 최소화한 회로를 제시한다. 제안하는 PCS 회로는 Verilog 하드웨어 설계 언어를 기반으로 설계하여 FPGA를 통한 기능 검증을 위해 Xilinx사의 VertexII-1000fg456 칩에서 측정하였다. 측정한 게이트 수는 47,303이고, Vcc 3.3V에서 351mW의 전력 소모를 보였다.

• 한국산학기술학회논문지
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• 제16권7호
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• pp.4871-4877
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• 2015

본 논문은 펨토셀에서 요구되는 정확한 주파수 신호 생성을 위한, IEEE 1588 기반의 클록 동기화 회로 및 시스템을 제시한다. 동작 검증 및 성능 평가를 위한 프로토타입 보드와 실험 환경에 대하여 설명하고, 실험 결과가 펨토셀 동기화에 적합함을 확인한다. 펨토셀은 설치 위치의 제약이 없는 저가의 장비로 개발해야 하기 때문에, IEEE 1588 동기화 시스템의 실제 구현에 관한 연구가 매우 중요하다. 제안하는 동기화 회로를 내장한 펨토셀 기지국을 FPGA 보드에 프로그램하고, 그 기지국들의 네트워크에서 실험한 결과 -16 ~ 9 ns 이내의 동기화 오차를 보장함을 관찰하였고, 이는 3GPP의 HNB 동기화 기준을 만족하는 수준임을 확인할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.388-390
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• 2004

In this paper, we performed the implementation of image transmission server system using embedded system that is for the specified object and easy to install at any places and move to wherever. Since the embedded system has lower capability than PC, we have to reduce the quantity of calculation and transmission. The image compression like JPEG, needs that the server calculates for making compressed image, makes the server carry the load. So we compresses the image at the server and transmit the codes to the clients connected, then the received codes from server are decoded and displayed at the clients. In this process to make the image compression and transmission effectively, we decrease the procedure as simple as possible to transmit the data in almost real-time. We used the Redhat linux 9.0 OS at the host PC and the target board based on embedded linux. The image sequences are obtained from the camera attached to the FPGA board with ALTERA chip. For effectiveness and avoiding some constraints, we made the device driver. Generally the image transmission server is PC, but using the embedded system as a server makes the server portable and cheaper than the system based on PC.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.243-245
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• 2014

본 논문에서는 OFDM(Orthogonal Frequency Division Multiplexing)시스템에서 OFDM 심벌 타이밍 옵셋에 따른 4096QAM 의 uncoded-BER(Bit Error Rate) 및 성상도를 측정하였다. uncoded-BER 은 수신기의 FEC(Forward Error Correction) 복호기 이전에서 측정된 BER 을 의미한다. 측정을 위해, OFDM 을 사용하는 DVB-C2(Digital Video Broadcasting for Cable Systems 2) 송수신기를 FPGA(Field Programmable Gate Array)를 이용하여 구현하였으며, OFDM 심벌의 CP(Cyclic Prefix)를 이용하여 OFDM 심벌 동기를 수행하였다. 일반적으로, OFDM 심벌 동기는 OFDM 심벌에서 CP 가 반복된다는 특성을 이용한 상관기를 사용한다. 또한, ISI(Inter Symbol Interference) 및 ICI(Inter Channel Interference)를 최소화하기 위해, 채널의 최대 지연시간을 고려하여 CP 내에서 OFDM 심벌 동기가 획득된다. 이럴 경우 수신기에서는 각 부반송파에 할당된 QAM 심벌들의 위상 회전이 발생하지만, 등화기에서 이러한 위상 회전이 보상된다. 부반송파에 할당된 파일롯 심벌들을 이용하여 채널 추정 및 보상을 하는 등화기에서, 파일롯 심볼들도 OFDM 심벌 타이밍 옵셋에 의해 위상회전이 발생하기 때문에 채널 추정 값에 영향을 미친다. 따라서, 본 논문에서는 4096QAM 과 ZF-LE(Zero Forcing Linear Equalizer)를 사용한 경우, OFDM 심벌 타이밍 옵셋에 따른 uncoded-BER 및 성상도의 측정 결과를 제시하였다.

• 전기학회논문지
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• 제59권9호
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• pp.1560-1565
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• 2010

The renewable resource are getting more attentions with increased concerns on the depletion of fossil fuels and several environmental issues like emission problem. Wind power is a representative option among several renewable sources and the generation capacity using wind power is being increased. However, the wind generation is so volatile on its output characteristic, so it is required to assess the grid impact of wind power generation by measuring the fluctuation effect more precisely. This paper proposes the method for measuring the generation output according to IEC 61400-21(Measurement and assessment of power quality characteristics of grid connected wind turbines) to assess the power quality of wind turbine generation. In addition, it shows an application case to a small-scale wind power generator. In the case study, it suggests a structure design of the proposed measurement instrument both on hardware and software aspects, which is composed of a remote monitoring & data analysis program and an FPGA based real-time signal processing device.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 하계학술대회
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• pp.320-321
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• 2011

본 논문은 디지털 케이블전송망인 HFC(Hybrid Fiber and Coaxial)망 기반하에서 6MHz 다수의 방송채널결합 기술을 이용하여, 대용량 3D 및 8K-UHD 콘텐츠 전송을 위한 방송망 채널결합형 200Mbps 급 1024-QAM 송수신시스템 개발에 대하여 기술한다. H.264 비디오 부호화기를 사용하여 8K-UHDTV 및 3D/UHD 융합형 서비스를 시청자에게 제공하기 위해서는 약 120~160Mbps 의 대용량 데이터 전송률이 확보되어야 한다. 이와같이 대용량 3D/8K-UHDTV 콘텐츠를 전송하기 위해서는 상대적으로 채널환경이 우수한 HFC 디지털 케이블망을 이용한 대용량 실감미디어 콘텐츠 전송기법에 대한 연구가 주목 받고 있다. 본 논문에서는 FPGA 를 이용하여 HFC 망 기반에서 기존 OpenCalbe/DOCSIS 3.0 256-QAM 대비 약 30% 전송효율이 개선된 3D/8K-UHDTV 대용량 실감미디어 콘텐츠 전송을 위한 방송망 채널결합형 1024-QAM 송수신기 구현 및 개발에 관한 내용을 기술한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.388-390
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• 2006

This paper presents a hybrid SoC design for phase detection of single tone signal. The designed hybrid SoC is composed of three functional blocks, i.e., an analog to digital converter module, a phase detection module and a controller module. A design of the controller module is based on a 16-bit RISC architecture. An I/O interface and an LCD control interface for transmission and display of phase measurement values are included in the design of the controller module. A design of the phase detector is based on a recursive sliding-DFT. The recursive architecture effectively reduces the gate numbers required in the implementation of the module. The ADC module includes a single-bit second-order sigma-delta modulator and a digital decimation filter. The decimation filter is designed to give 98dB of SNR for the ADC. The effective resolution of the ADC is enhanced to 98dB of SNR by the incorporation of a pre FIR filter, a 2-stage cascaded integrator- comb(CIC) filter and a 30-tab FIR filter in the decimation. The hybrid SoC is verified in FPGA and implemented in 0.35 CMOS Technology.

• 한국통신학회논문지
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• 제26권12C호
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• pp.261-267
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• 2001

본 논문은 입력 버퍼와 중앙 중재기 사이에 중재 정보 전달 지연을 갖는 고속 셀/패킷 스위치에 적용된 다중 입력 큐 관리기의 구조 및 Chip 설계 기법을 제안한다. 제안된 다중 입력 큐 관리기의 구조는 wire-speed 셀/패킷 라우팅을 지원하고 입력 버퍼와 중앙 중재기 사이의 중재 정보 전송 지연에 대한 내성을 지원한다. 고속 쉬프터를 사용한 새로운 요청 신호 관리 방법을 사용하여 중재 정보 전송 지연에 대처하며 그로 인한 전체 스위치의 성능 향상을 제공한다. 제안된 다중 입력 큐 관리기는 FPGA Chip을 이용하여 구현되었으며 포트 당 OC-48c 속도를 지원한다. 본 다중 입력 큐 관리기를 이용하여 16$\times$16 스위치 크기와 입력 포트 당 128 셀 공유 버퍼를 가지는 입력 큐 스위치 시스템에서 최대 98.6%의 성능을 가지는 400bps의 스위치 시스템을 개발하였다.