• 한국전자통신학회논문지
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• 제17권4호
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• pp.633-640
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• 2022

다양한 분야에 서비스 로봇이 적용됨에 따라 각 임무에 적합한 영상처리 알고리즘을 빠르고 정확하게 수행할 수 있는 영상처리 프로세서에 관한 관심이 높아지고 있다. 본 논문에서는 로봇에 적용 가능한 영상처리 프로세서 설계방법을 소개한다. 제안한 프로세서는 CPU, GPU, FPGA가 융합된 형태로 AGX 보드, FPGA 보드, LiDAR-Vision 보드, Backplane 보드로 구성된다. 제안한 방법은 시뮬레이션 실험을 통해 검증한다.

• 한국통신학회논문지
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• 제26권8B호
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• pp.1119-1128
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• 2001

본 논문에서는 이차원(2-D) 이산 웨이블릿 면환(Discrete Wavelet Transform, DWT)을 이용한 연상압축기를 FPGA 칩에서 실시간으로 동작 가능하도록 하는 효율적인 메모리 스케줄링 방법(E$^2$M$^2$)을 제안하였다. S/W적으로 위의 메모리 사상 방법을 검증한 후, 실제로 상용화된 SFRAM을 선정하여 메모리 제어기를 구현하였다. 본 논문에서는 Mallet-tree를 이용한 2-D DWT 영상압축 칩을 구현할 경우를 가정하였다. 이 알고리즘은 연산 과정에서 많은 데이터를 정장하여야 하는데, FPGA는 많은 데이터를 저장할 수 있는 메모리가 내장되어 있지 않으므로 외부 메모리를 사용하여야 한다. 외부메모리는 열(row)에 대해서만 연속(burst) 읽기, 쓰기 동작이 가능하기 때문에 Mallet-tree 알고리즘의 데이터 입출력을 그대로 적용할 경우 실시간 동작을 수행하는 DWT 압축 칩을 구현할 수 없다. 본 논문에서는 데이터 쓰기를 수행할 경우에는 메모리 셀(cell)의 수직 방향을 저장시키고 읽기를 수행할 때는 수평으로 데이터의 연속 읽기를 수행함으로써 필터가 항상 수평 방향에 위치하게 하는 방법을 제안하였다. 입방법을 C-언어로 DWT 커넬(Kernel)과 메모리의 에뮬레이터(emulator)를 구현하여 실험한 결과, Mallat-tree 이론을 그대로 적용시켰을 때와 동일한 필터링을 수행할 수 있음을 검증하였다. 또한, 상용화된 SDRAM의 메모리 제어기를 H/W로 구현하여 시뮬레이션 함으로써 본 논문에서 제안한 방법이 실제적인 하드웨어로 실시간 동작을 할 수 있음을 보였다.

• 전력전자학회논문지
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• 제11권2호
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• pp.127-134
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• 2006

고성능 DSP 또는 마이크로프로세서를 통해 구현되던 벡터제어를 프로그램이 가능한 소자인 FPGA를 통해 하드웨어로 구현하였다. 이를 위해 벡터제어 알고리즘을 구성하는 제어 블록들을 VHDL을 통해 모듈화 하고, 모듈화한 벡터제어 알고리즘을 FPGA에 프로그래밍 하여 하드웨어 벡터제어기를 구현하였다. 그리고 하드웨어 벡터제어기의 성능을 검증하기 위해 영구자석 동기 전동기 구동을 위한 벡터제어 시스템을 구성하고, 소프트웨어 기반 벡터제어 시스템과 벡터제어 알고리즘 연산시간 및 성능에 대한 비교연구를 수행하였다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.413-420
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• 2006

본 논문에서는 현재 900MHz 대역의 RRD에서 사용하는 ISO18000-6의 규격 중 Type-B의 전송 프로토콜과 충돌방지 알고리즘을 개선해보고자 FPGA를 이용하여 RFID 시스템을 설계 및 구현하였고 그 성능을 측정하였다 제안한 RFID 시스템에서의 충돌 방지 알고리즘을 기존의 이진 트리 알고리즘 및 bit-by-bit 알고리즘과 성능을 비교 분석하였다. 태그의 개수가 증가할수록 제안한 알고리즘이 기존 알고리즘보다 우수한 성능을 보임을 OPNET 모의실험을 통하여 검증하였다. 개선한 Type-B의 전송 프로토콜과 충돌 방지 알고리즘은 Xilinx사의 FPGA 디자인 툴인 ISE7.1i를 사용하여 설계 하였으며 Xilinx사의 FPGA 디바이스인 Spartan2칩에 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.336-339
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• 2007

카오스 신호는 공학, 의학 그리고 생물학과 같은 모든 분야에서 많이 이용되고 있으며 최근 카오스 신호를 이용한 디지털 통신시스템에 대한 연구도 활발히 이루어지고 있다. 본 논문은 카오스 신호를 디지털 통신시스템에 적용할 목적으로 System Generator를 이용하여 비선형 방정식으로 구성된 6개의 카오스 신호 발생기를 설계하고 FPGA로 하드웨어를 구현하였다. 이 결과로부터 Hardware co-simulation으로 본 설계를 검증하기 위해 비트 스트림을 FPGA 보드로 로드하였다. 또한 6개의 카오스 발생기의 성능을 평가하기 위해 타이밍 해석을 통한 최대 동작 주파수와 사용한 로직의 resource량을 조사하여 비교하였다.

• 한국인터넷방송통신학회논문지
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• 제23권3호
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• pp.153-158
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• 2023

국내에서 시스템반도체 설계의 중요성이 대두되고 있으며, 메모리 반도체 설계 기술과의 균형있는 발전을 도모해야 한다. Xilinx에서 제공하는 Vivado 통합 환경 도구를 이용하여 짧은 시간에 큰 비용을 들이지 않고 프로세서를 Xilinx FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 레코드 자료구조를 지원하여 효율적으로 디지털 시스템을 설계할 수 있는 VHDL을 이용하여 32 비트 ARM 명령어를 실행할 수 있는 파이프라인식 비순차실행 수퍼스칼라 프로세서를 설계하였다. Vivado에서 광범위한 시뮬레이션을 수행한 후에, Xilinx FPGA로 합성, 구현 및 로직아날라이저로 검증하였다. 그 결과, 파이프라인식 비순차실행 수퍼스칼라 프로세서가 FGPA에서 성공적으로 동작하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제35권2호
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• pp.278-287
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• 2011

본 논문은 IMO에서 선박정보 통합 및 안전 운항을 목적으로 채택한 SOLAS(Safety of Life at Sea) 선박의 표준 프로토콜인 NMEA 2000을 기반으로 한 게이트웨이를 구현하였다. 이를 위해 CAN, RS232, USB, Ethernet을 Xilinx에서 제공되는 MicroBlaze와 FPGA를 이용해 Vertex4기 반 ML401 보드에 포팅하고 NMEA 2000 스택을 탑재하였다. 다양한 프로토콜을 수신하여 변환할 수 있도록 요구되는 통신 속도를 준수하여 설정하였다. 게이트웨이에서 변환된 데이터의 검증을 위해 PC 기 반의 모니터링 프로그램을 제작하고 NMEA 2000 네트워크의 데이터를 PC에서 수신할 수 있도록 네트 워크를 구성하였다. PC에서 수신된 데이터를 모니터링 프로그램을 통해 분석하고 게이트웨이의 성능을 검증하였다.

• 전기전자학회논문지
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• 제24권1호
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• pp.52-58
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• 2020

정보보안 응용을 위한 참난수 발생기(true random number generator; TRNG)의 하드웨어적 구현에 대하여 기술한다. 셀룰러 오토마타에 무작위 천이규칙을 도입하고, 매 시간단계마다 다른 천이규칙이 적용되는 새로운 방법을 제안하였다. 설계된 참난수 발생기를 Spartan-6 FPGA 소자에 구현하고, 100 MHz 동작 주파수에서 난수 생성동작을 검증하였다. FPGA 소자에 구현된 참난수 발생기로부터 2×10⁷ 비트의 난수 데이터를 추출하여 NIST SP 800-22 테스트를 통해 생성된 난수 데이터의 무작위 성능을 검증하였으며, 15개의 테스트 항목 모두 기준을 충족하는 것으로 확인되었다. 본 논문의 참난수 발생기는 Spartan-6 FPGA 소자의 139 슬라이스로 구현되었고, 100 MHz 동작 주파수에서 600 Mbps의 참난수 생성 성능을 갖는다.

• 컴퓨터교육학회논문지
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• 제16권3호
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• pp.99-105
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• 2013

ASIC설계에서 FPGA를 이용한 에뮬레이션은 설계 검증을 위한 필수 단계이다. ASIC으로 설계된 모델을 가능한 최대 동작주파수로 에뮬레이션하기 위해서는 FPGA의 특성을 이해해야 한다. 본 논문은 FPGA의 주요 제조사인 Xilinx와 Altera의 여러 디바이스에 다양한 가산기와 MIPS CPU를 포팅하여, 디자인 복잡도에 따른 현대 FPGA의 특성을 연구하였다. 실험 결과, 일반적인 통념과는 다르게 1-bit 가산기를 기반으로 디자인한 RCA는 FPGA 내부의 carry-chain을 활용하지 못했고, 그 결과 다른 타입의 가산기보다 낮은 성능을 보였다. 또한, 본 연구를 통해 Xilinx와 Altera 제조사 별 FPGA 특성에 확연한 차이가 있음을 확인하였다. 즉, 동작속도에 최적화하여 설계된 Prefix 가산기를 Xilinx 디바이스에 포팅했을 때 저조한 동작주파수를 보였으나, Altera 디바이스에서는 IP Core와 비슷한 성능을 보였다. 이는 Altera 디바이스에서는 FPGA의 면적만 허락한다면 ASIC에 최적화된 설계를 그대로 사용하여도 에뮬레이션 성능에 영향을 미치지 않음을 시사한다. MIPS CPU를 통한 실험은 이를 뒷받침한다.

• 전기전자학회논문지
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• 제21권4호
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• pp.358-367
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• 2017

최근 운전자의 편의와 안전을 위해 전방 차량 추돌 감지 시스템(Front Collision Warning System : FCWS)과 같은 다양한 운전자 보조 시스템(Advanced Driver Assistance System : ADAS)이 개발되고 있다. FCWS는 주행 중 실시간으로 동작해야 하기 때문에 높은 처리속도를 필요로 한다. 또한 자동차의 전장화에 따라 FCWS를 차량용 임베디드 시스템에서 동작시키기 위해 저전력 시스템이 필요하다. 본 논문에서는 FCWS를 CPU-FPGA 구조에서 실시간 처리가 가능하도록 구현하였다. 차선 검출은 Inverse Transform Perspective(IPM)와 슬라이딩 윈도우 방식을 이용하여 CPU에서도 빠른 속도로 동작할 수 있도록 하였다. 차량검출은 높은 인식률을 가지는 Convolutional Neural Network(CNN)을 이용하였고, FPGA에서 병렬처리로 가속하였다. 제안하는 구조는 저전력으로 동작하는 ARM-Core A9과 FPGA를 내장한 Intel FPGA Cyclone V SoC(System on Chip)에서 검증하였다. HD해상도에서 FCWS는 44FPS로 실시간으로 동작하며, 고성능 PC 환경보다 처리속도 대비 에너지 효율이 약 3.33배 높은 것을 확인했다.