• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.349-352
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• 2002

This paper describes a design of a 1bit Carry Propagate Free Adder/Subtracter (CPFA/S) VLSI using the Adiabatic Dynamic CMOS Logic (ADCL) circuit technology. Using a PSPICE simulator, energy dissipation of the ADCL 1bit CPFA/S is compared with that of the CMOS 1bit CPFA/S. As a result, energy dissipation of the proposed ADCL circuits is about 1/23 as low as that of the CMOS circuits. The transistors count, propagation-delay tittle and energy dissipation of the ADCL 4bit CPFA/S are compared with those of the ADCL 4bit Carry Propagate Adder/Subtracter (CPA/S). The transistors count and propagation-delay tittle are found to be reduced by 7.02% and 57.1%, respectively. Also, energy dissipation is found to be reduced by 78.4%. Circuit operation and performance are evaluated using a chain of the ADCL 1bit CPFA/S fabricated in a $1.21mutextrm{m}$ CMOS process. The experimental results show that addition and subtraction are operated with clock frequencies up to about 1㎒.

• ETRI Journal
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• 제44권3호
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• pp.491-503
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• 2022

Metal-oxide-semiconductor field-effect transistors (MOSFETs) are continuously scaling down in the nanoscale region to improve the functionality of integrated circuits. The scaling down of MOSFET devices causes short-channel effects in the nanoscale region. In nanoscale region, leakage current components are increasing, resulting in substantial power dissipation. Very large-scale integration designers are constantly exploring different effective methods of mitigating the power dissipation. In this study, a transistor-level input-controlled stacking (ICS) approach is proposed for minimizing significant power dissipation. A low-power ICS approach is extensively discussed to verify its importance in low-power applications. Circuit reliability is monitored for process and voltage and temperature variations. The ICS approach is designed and simulated using Cadence's tools and compared with existing low-power and high-speed techniques at a 22-nm technology node. The ICS approach decreases power dissipation by 84.95% at a cost of 5.89 times increase in propagation delay, and improves energy dissipation reliability by 82.54% compared with conventional circuit for a ring oscillator comprising 5-inverters.

• 한국전자통신학회논문지
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• 제17권2호
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• pp.351-356
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• 2022

The parity function can be implemented with XOR (exclusive-OR) and XNOR (exclusive NOR) circuit. In this paper we propose a high performance XOR-XNOR circuit. The proposed circuitreduced the internal load capacitance on critical path and implemented with 8 transistors. The circuit produces a perfect output signals for all input combinations. Compared with the previous circuits, the proposed circuit presents the improved characteristics in average propagation delay time, power dissipation, power-delay product (PDP), and energy-delay-product (EDP). The proposed circuits are implemented with standard CMOS 0.18um technology. Computer simulations using SPICE show that the proposed circuit realizes the expected logic functions and achieves a reasonable performance.

• Journal of Information Display
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• 제2권4호
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• pp.63-67
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• 2001

The switching power loss due to the panel capacitance during sustain period in AC PDP driving system can be minimized by using the energy recovery circuits. We proposed a new energy recovery circuit, SER1 (Seoul national univ. Energy Recovery circuit 1st). The experimental results of its application to a 42-inch surface discharge type AC PDP showed superior performance of SER1 in energy recovery efficiency and low distortion voltage waveform. Energy recovery efficiency of SER1 was measured up to 92.3 %, and the power dissipation during the sustain period was reduced by 15.2 W in 2000 pulse/frame compared with serial LC resonance energy recovery circuit.

• Journal of Power Electronics
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• 제7권4호
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• pp.294-300
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• 2007

This paper deals with a design of a bootstrap power supply using snubber energy regeneration, which is used to power a high-side gate driver of a half-bridge circuit. In the proposed circuit, the energy stored in the low-side snubber capacitor is transferred to the high-side bootstrap capacitor without any magnetic components. Thus, the power dissipation in the RCD snubber can be effectively reduced. The operation principle and design method of the proposed circuit are presented. The experimental results are also provided to show the validity of the proposed circuit.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.760-767
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• 2014

This paper describes a high-radix crossbar switch design with low latency and power dissipation for Network-on-Chip (NoC) applications. The reduction in latency and power is achieved by employing a folded-clos topology, implementing the switch organized as three stages of low-radix switches connected in cascade. In addition, to facilitate the uniform placement of wires among the sub-switch stages, this paper proposes a Mux-Matrix-Mux structure, which implements the first and third switch stages as multiplexer-based crossbars and the second stage as a matrix-type crossbar. The proposed 256-radix, 8-bit crossbar switch designed in a 65nm CMOS has the simulated power dissipation of 1.92-W and worst-case propagation delay of 0.991-ns while operating at 1.2-V supply and 500-MHz frequency. Compared with the state-of-the-art designs in literature, the proposed crossbar switch achieves the best energy-delay-area efficiency of $0.73-fJ/cycle{\cdot}ns{\cdot}{\lambda}^2$.

• 문화기술의 융합
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• 제6권2호
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• pp.521-527
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• 2020

양자점 셀룰러 오토마타(QCA: Quantum-dot cellular automata)는 차세대 디지털 회로설계 기술로서 주목받는 기술이며, 여러 디지털 회로들이 QCA 환경에서 제안되고 있다. 내용주소화 메모리(CAM: Content-addressable memory)는 내부에 저장된 정보를 바탕으로 탐색을 진행하는 저장장치이며, 네트워크 스위칭 등 특수한 과정에서 빠른 속도를 제공한다. QCA 환경에서 제안된 기존의 CAM 셀 회로들은 필요 면적과 에너지 손실이 크다는 단점이 있다. CAM 셀은 정보가 저장되는 메모리 부와 탐색의 성공 여부를 판단하는 판단부로 구성되며, 본 연구에서는 메모리 부를 다층구조로 설계하여 개선된 QCA CAM 셀을 제안한다. 제안한 회로는 시뮬레이션을 사용하여 동작을 검증하며 기존 회로와 비교 및 분석한다.

• 한국음향학회지
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• 제21권2호
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• pp.150-159
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• 2002

광대역 소음저감을 위한 압전지능패널에 대한 실험적 연구를 수행하였다. 압전지능패널은 기본적으로 압전재료를 부착한 평판구조물에 션트회로를 연결하고 흡음재들을 부가한 구조물이다. 압전감쇠와 수동적 특성을 혼용하여 중 주파수영역에서 흡음재의 수동적 특성을 이용하고 저주파수 영역의 공진주파수에서는 압전감쇠를 적용하여 소음저감시키는 개념이다. 저주파수 공진에서의 소음저감을 위하여 측정한 전기적 임피던스 모델을 이용하는 압전감쇠를 적용하였다. 압전감쇠를 위한 공진 션트회로는 직렬로 연결된 저항과 인덕터로 구성되었으며, 저항과 인덕터는 회로에서 소산되는 에너지가 최대가 될 수 있는 값으로 최적설계하였다. 압전지능패널의 전달소음저감 성능은 음향터널을 사용하여 실험을 수행하였다. 음향터널은 사각단면 형태이며 소음원으로 터널의 한 쪽 끝에 스피커가 설치되었다. 패널들을 터널의 중앙에 설치하여 투과 음압을 측정하였다. 흡음재와 공기층을 갖는 압전이중지능패널은 수동적 특성에 의해 저주파수 영역의 공진주파수를 제외한 중주파수 영역에서 뚜렷한 소음저감 효과를 나타내었다. 압전감쇠를 통하여, 공진주파수에서의 좋은 소음저감을 얻었다. 압전감쇠와 수동적 방법을 혼용하는 압전지능 패널은 넓은 주파수 영역에서의 소음저감을 위한 유망한 기술이다.

• 한국산학기술학회논문지
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• 제3권1호
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• pp.49-57
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• 2002

안전감쇠에 의해 전달 소음을 저감시키는 압전지능패널에 대한 실험적 연구를 수행하였다. 압전지능패널은 기본적으로 압전재료를 부착한 평판 구조물에 션트회로를 연결하고 흡음재들을 부가한 구조물이다. 지능패널은 중 주파수영역에서 흡음재의 수동적 특성을 이용하고 저주파수영역의 공진주파수에서는 압전감쇠를 적용하여 소음저감을 이루는 개념이다. 저주파공진에서의 소음저감을 위하여 측정한 전기적임피던스모델을 이용하는 압선감쇠를 적용하였다. 압전감쇠를 위한 공진 션트회로는 직렬로 연결된 저항과 인넉터로 구성되었으며, 저항과 인덕터는 회로에서 소산되는 에너지가 최대가 될 수 있는 값으로 최적설계하였다. 압전지능패널의 전달 소음저감성능은 음향터널을 사용하여 실험을 수행하였다. 음향터널은 사각단면 형태이며 소음 원으로 터널의 한 쪽 끝에 스피커가 설치되었다. 패널들을 터널의 중앙에 설치하여 투과 음압을 측정하였다. 흡음재를 갖는 지능패널과 흡음재와 공기층을 갖는 압전이중지능패널은 수동적 특성에 의해 저주파영역의 공진주파수를 제외한 중 주파수영역에서 뚜렷한 소음저감 효과를 나타내었다. 압전감쇠를 통하여, 첫 번째 공진주파수에서 약 10dB, 8dB의 소음저감 효과를 얻었다. 압전감쇠와 수동특성을 혼용하는 압전지능패널은 넓은 주파수영역에서의 소음저감을 위한 유망한 기술이다.