• ETRI Journal
• /
• 제27권5호
• /
• pp.557-562
• /
• 2005

Low-density parity-check (LDPC) codes have recently emerged due to their excellent performance. However, the parity check (H) matrices of the previous works are not adequate for hardware implementation of encoders or decoders. This paper proposes a hybrid parity check matrix which is efficient in hardware implementation of both decoders and encoders. The hybrid H-matrices are constructed so that both the semi-random technique and the partly parallel structure can be applied to design encoders and decoders. Using the proposed methods, the implementation of encoders can become practical while keeping the hardware complexity of the partly parallel decoder structures. An encoder and a decoder are designed using Verilog-HDL and are synthesized using a $0.35 {\mu}m$ CMOS standard cell library.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.431-434
• /
• 2004

In this paper we present about implementation of channel coder and Viterbi decoder for Mobile communication & IEEE 802.11a Wireless LAN. In the IEEE 802.11a Wireless LAN decoding provided that Viterbi algorithm and convolutional encoder by constraint k=7, ($133_8,\;171_8$) for channel error correction. This Paper presents a novel survivor memory management and decoding techniques with sequential backward state transition control in the trace-back Viterbi decoder, In order to verification we provide to the examples of circuit design and decoding results.

• 한국통신학회논문지
• /
• 제21권10호
• /
• pp.2563-2578
• /
• 1996

In this paper, channel error characteristics are investigated to alleviate the channel error propagation problem of the digital TV transmission systems. First, error propagation problems, which are mainly caused by the inter-frame dependancy and variable length coding of the MPEG-2 baseline encoder, are intensively analyzed. Next, existing channel resilient schemes are systematically classified into two kinds of schemes; one for the encoder and the other for the decoder. By comparing the performance and implementation cost, the encoder side schemes, such as error localization, layered coding, error resilience bit stream generation techniques, are described in this paper. Also, in an effort to consider the parcticality of the real transmission situation, an efficient error detection scheme for a decoder system is proposed by employing a priori information of the bit stream syntas, checking the encoding conditions at the encoder stage, and exploiting the statistics of the image itself. Finally, subsequent error concealment technique based on the DCT coefficient recovery algorithm is adopted to evaluate the performance of the proposed error resilience technique. The computer simulation results show that the quality of the received image is significantly improved when the bit error rate is as high as 10$^{-5}$ .

• 전자공학회논문지C
• /
• 제35C권3호
• /
• pp.24-31
• /
• 1998

This paper presents a pipeline high-level synthesis tool for designing trace-back systolic array viterbi decoder. It consists of a dta flow graph(DFG) generator and a pipeline data path synthesis tool. First, the DFG of the vitrebi decoder is generated in the from of VHDL netlist. The inputs to the DFG generator are parameters of the convolution encoder. Next, the pipeline scheduling and allocationare performed. The synthesis tool explores the design space efficiently, synthesizes various designs which meet the given constraints, and choose the best one.

• 한국통신학회논문지
• /
• 제21권4호
• /
• pp.984-995
• /
• 1996

Data errors according to the various noises caused in the satellite communication links are corrected by the Viterbi decoding algorithm which has extreme error correcting capability. In this paper, we designed and implemented a convolutional encoder and Viterbi decoder ASIC which is used to encode the input data at the transmit side and correct the errors of the received data at the receive side for use in the VSAT communication system. And this chip may be used in any BPSK, QPSK, or OQPSK transmission system. The ambiguity resolver corrects PSK modem ambiguities by delaying, interting, and/or exchanging code symbol to restore their original sequence and polarity. In case of previous decoding system, ambiguity state(AS) of data is resolved by external control logic and extra redundancy data are needed to resolve AS. But, by adopting decoder proposed in this paper, As of data is resolved automatically by internal logic of decoder in case of continuous mode, and by external As line withoug extra redudancy data in burst mode case. So, decoding parts are simple in continuous mode and transmission efficiency is increased in bust mode. The features of this chip are full duplex operation with independent transmit and receive control and clocks, start/stop inputs for use in burst mode systems, loopback function to verify encoder and decoder, and internal or external control to resolve ambinguity state. For verification of the function and performance of a fabricated ASIC chip, we equiped this chip in the Central and Remote Earth Station of VSAT system, and did the performance test using the commerical INTELSAT VII under the real satellite link environmens. The results of test were demonstrated the superiority of performance.

• 방송공학회논문지
• /
• 제20권1호
• /
• pp.171-182
• /
• 2015

HEVC는 H.264/AVC에 비해 압축 성능을 크게 개선시킬 수 있지만 부호화기와 복호화기 모두 복잡도가 크게 증가한다. 본 논문에서는 HEVC의 화면 간 예측 모드 결정 과정을 분석하고, 이 결과로부터 부호화기 및 복호화기의 복잡도를 효과적으로 감소시키기 위한 방법을 제안하였다. 제안하는 방법은 단방향 예측 모드의 결과로부터 양방향 예측 모드를 수행하지 않아도 되는 조건을 찾고, 이 조건을 만족하는 경우 미리 종료시킴으로써 부호화 복잡도를 감소시킨다. 실험 결과 압축률 하락 폭이 각각 0.6%, 1.0%, 1.5%인 경우 부호화 복잡도를 12.0%, 14.2%, 17.2% 감소시킬 수 있었으며, 이 때, 양방향 예측 모드의 비율을 각각 6.3%, 11.8%, 16.6% 감소시킴으로써 복호화기의 복잡도도 함께 감소시킬 수 있었다. 마지막으로, 제안한 방법이 HEVC 참조 소프트웨어에 기 적용되어 있는 고속화 알고리즘과 함께 사용되는 경우에도 유사한 효과를 낼 수 있음을 검증하였다.

• 한국통신학회논문지
• /
• 제35권2C호
• /
• pp.172-181
• /
• 2010

본 논문은 분산 비디오 코딩을 위한 적응적 블록 양자화 기법을 제안한다. 제안하는 방법에서는 분산 비디오 복호기에서 보조정보 프레임을 생성하면서 예측된 움직임 벡터를 부호기에 보내줌으로써, 부호기는 큰 복잡도의 증가 없이 보조정보 프레임을 완벽하게 복원한다. 또한, 이렇게 복원된 보조정보 프레임과 원본 프레임의 차이를 적응적으로 블록별 양자화를 수행한다. 제안한 방법은 오류 발생 비율을 이용하여, 교차 확률에 따라 적응적으로 부호화함으로써 부호화 비트를 감소시킬 수 있는 특징이 있다. 제안한 방법은 부호기에서 교차 확률 및 교차된 비트의 위치를 알 수 있기 때문에, 채널 복호기의 오류 수정 능력에 맞추어 패리티 비트를 전송하여 낭비되는 비트의 양을 감소시킬 수 있다. 컴퓨터 시뮬레이션을 통하여 제안한 방법이 기존의 방법 대비 66% 비트율 감소를 얻었으며, 기존의 DVC 피드백 채널에 따른 지연을 대폭 감소시켰다.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1995년도 추계종합학술발표회 논문집
• /
• pp.1091-1094
• /
• 1995

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1996년도 하계종합학술발표회 논문집(상)
• /
• pp.570-573
• /
• 1996

• 대한전자공학회논문지SP
• /
• 제48권2호
• /
• pp.53-64
• /
• 2011

본 논문은 분산 비디오 코딩을 위하여, 수신된 움직임 벡터 기반으로 보조정보의 채널의 상태를 예측하는 기법을 제안한다. 제안한 복호기는 보조정보의 움직임 벡터를 측정하여 부호기로 전송한다. 부호기는 수신된 움직임 벡터를 기반으로 복호기의 보조정보와 동일한 예측 보조정보를 생성함으로써, 복호기의 보조정보의 성능을 측정하고, 이를 복호기로 전송한다. 또한 복호기는 수신된 오류 정보를 통하여 정확한 교차확률을 적응적으로 적용한다. 제안하는 방법은 정확한 신뢰도를 전파함으로써, 채널 복호기의 복잡도를 감소시킬 수 있으며, 적은 패리티 비트로 높은 오류정정 성능을 나타낼 수 있다. 실험 결과, 제안한 방법이 기존의 방법들과 대비하여, 비트-왜곡 성능이 증가하고 복잡도가 감소한 것을 확인 할 수 있다.