• 전자공학회논문지C
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• 제35C권12호
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• pp.1-12
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• 1998

본 논문은 VHDL 컴파일러 시스템에서 후반부의 VHDL-to-C 사상 과정을 설계 및 구현한 연구에 관하여 기술한다. 컴파일러 전반부가 VHDL 설계 프로그램으로부터 발생시킨 중간 형식의 분석 데이터는 컴파일러 후반부의 VHDL-to-C 사상을 통해서 VHDL 어의가 구현된 C 코드 모델로 변환된다. 기본적으로 VHDL 어의를 표현하기 위한 C 코드 모델은 선언부, 구축부, 초기화부 및 실행부의 4개 기능적 템플릿으로 구성된다. 사상 과정에서는 사상 단위와 기능분류에 따른 129개 C 사상 템플릿과 반복적 알고리듬을 통하여 터미널 정보를 이용해서 C 코드를 생성하게 된다. C 프로그램의 구성은 코드를 직접 템플릿으로 출력하거나, 생성된 코드를 데이터큐에 중간 저장시키고 상위사상 결과에 결합시켜서 이루어진다. 설계 및 구현된 VHDL-to-C 사상기는 Validation Suite의 96% VHDL 구문 구조에 대해서 100% C 코드 모델을 완벽하게 사상할 수 있음을 보였다. 또한 VHDL-to-C 사상의 성능에서 생성된 코드의 메모리 오버헤드가 해석기 방식보다는 작고 직접코드 방식보다는 크지만 VHDL 프로그램 크기에 대해서 완만한 증가 경향을 보이고 있으며, 사상처리 시간에서는 사상 메카니즘의 구현에서 최적화 및 개선이 요구됨을 나타내었다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.37-47
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• 2011

그래픽 프로세서의 발달로 실사 수준의 고품질 컴퓨터 그래픽은 여러 분야에 다양한 용도로 사용되고 있으며, 그래픽 프로세서의 핵심 중 하나인 셰이더 프로세서는 프로그램 가능한 통합 셰이더로 발전하였다. 그러나 현재의 상용 그래픽 프로세서들은 특정한 알고리즘에 최적화되어 있어 다양한 알고리즘의 개발을 위해서는 독립적인 셰이더 프로세서가 필요하다. 본 논문에서는 프로그래머블 통합 셰이더 프로세서에서 DirectX 셰이더 어셈블리 명령어를 수행할 수 있는 고성능 3차원 컴퓨터 그래픽 영상을 지원하기 위한 제어 유닛을 설계하고 구현하였다. 설계한 제어 유닛은 기능적 레벨에서 시뮬레이션을 통하여 그 성능을 검증 하였으며, FPGA Virtex-4에 구현하여 하드웨어 리소스 사용율을 확인하고 ASIC 라이브러리를 적용하여 동작속도를 확인 하였다. 또한 비슷한 기능을 하는 셰이더 프로세서에 비해 약 1.5배 정도 많은 수의 명령어를 지원하며, 사용하는 연산 유닛 수에 비해 전체적인 성능은 약 3.1GFLOPS 향상된 결과를 보였다.

• 전자공학회논문지SC
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• 제38권1호
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• pp.27-34
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• 2001

[ $GF(2^m)$ ]의 기약 3항식인 $x^m+x+1$을 이용한 승산기 알고리즘은 Mastrovito에 의해 제안되었다. 본 논문에서는 기약 3항식 $x^m+x+1$에서 1$GF(2^m)$상의 원시 기약 3 항식을 전개하여 회로를 간략화 하였으며, 제안된 승산기 설계는 규칙적이며 모듈러 구조, 그리고 간단한 제어신호를 요하기 때문에 VLSI 실현이 용이하다고 사료된다.

• 전자공학회논문지CI
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• 제48권1호
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• pp.90-100
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• 2011

본 연구에서는 연산 부하가 매우 큰 Bio-FET 시뮬레이션을 위해 낮은 비용으로 대규모 병렬처리 환경 구축이 가능한 최신 그래픽 프로세서(GPU)를 이용해서 선형 방정식 해법을 수행하기 위한 병렬 Bi-CG(Bi-Conjugate Gradient) 방식을 제안한다. 제안하는 병렬 방식에서는 반도체 소자 시뮬레이션, 전산유체역학(CFD), 열전달 시뮬레이션 등을 포함한 다양한 분야에서 많은 연산량이 집중되어 전체 시뮬레이션에 필요한 시간을 증가시키는 포아송(Poisson) 방정식의 해를 병렬 방식으로 구한다. 그 결과, 이 논문의 테스트에서 사용된 FDM 3차원 문제 공간에서 단일 CPU 대비 연산 속도가 최대 30 배 이상 증가했다. 실제 구현은 NVIDIA의 태슬라 아키텍처(Tesla Architecture) 기반 GPU에서 범용 목적으로 병렬 프로그래밍이 가능한 NVIDIA사의 CUDA(Compute Unified Device Architecture) 환경에서 수행되었으며 기존 연구가 주로 32 비트 정밀도(single floating point) 실수 범위에서 수행된 것과는 달리 본 연구는 64 비트 정밀도(double floating point) 실수 범위로 수행되어 Bi-CG 해법의 수렴성을 개선했다. 특히, CUDA는 비교적 코딩이 쉬운 반면, 최적화가 어려운 특성이 있어 본 논문에서는 제안하는 Bi-CG 해법에서의 최적화 방향도 논의한다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.82-90
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• 2011

스마트폰을 비롯한 각종 매체가 발전함에 따라 우수한 성능의 부동소수점 연산기 필요성이 점차 증가하고 있다. 이러한 요구에 따라 이 논문에서는 기본이 되는 덧셈/뺄셈 뿐 아니라 기존보다 향상된 곱셈과 비교, 변환 연산을 수행하는 고속의 단정도/배정도 부동소수점 연산기의 설계를 제안한다. 가장 많이 사용하는 덧셈/뺄셈 연산기는 반올림 연산 시에 병렬화 작업을 수행함으로서 최적화를 구현하였다. 그래픽 연산 등에서 복잡한 수의 행렬연산이 많이 사용되는데, 이를 빠르게 계산하기 위해서 곱셈기 대신에 곱셈 후 덧셈을 수행하는 단일 곱셈-누산기(MAF)를 설계하였다. 분기 명령은 프로그램에서 자주 사용하는 명령으로 비교 연산에 의해 분기 조건이 결정되는데 이 논문에서는 파이프라인이 완료되기 전에 수행된 비교연산의 결과값을 바이패싱함으로서 연산의 수행시간을 감소시켰다. 또한 IEEE754-2008 표준에 추가된 변환연산을 포함하여 설계하였다. RTL 설계를 검증하기 위하여 연산기마다 40만개의 테스트 벡터를 가중치 무작위 방식으로 선별하여 시뮬레이션을 수행하였다. 검증 후에는 삼성 저전력 45nm 공정에서 합성을 수행하여 600MHz의 동작 주파수를 만족하였다. 또한 개선된 FPU와 기존의 FPU와 비교하여 면적의 감소를 확인하였다.

• Korean Chemical Engineering Research
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• 제50권1호
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• pp.50-54
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• 2012

본 연구는 커패시터 전극 응용을 위한 복합체 전극에 관련된 것으로 PANI와 PANI/$TiO_2$로 구성된 수퍼커패시터 전극을 제조하여 cyclic voltammetry(CV)를 이용하여 6 M KOH 수용액에서 축전량(capacitance) 특성을 조사하였다. PANI/$TiO_2$ 복합체는 간단한 in-situ 방법을 통해 다양한 비율로 합성되었다. PANI/$TiO_2$ 복합체의 형태학(morphology)적 특징을 파악하기 위해서 주사전자현미경(SEM)과 투과전자현미경(TEM)을 통해 분석하였고, X선 회절 분석기(XRD)를 이용하여 복합체의 결정화도와 담지된 $TiO_2$의 입자크기를 확인하였다. 전기화학적 시험 결과, 아닐린 대비 $TiO_2$의 주입량이 10 wt%일 때 가장 우수한 축전량(626 $Fg^{-1}$)을 나타냈고 높은 주사속도인 100 $mVs^{-1}$에서 286 $Fg^{-1}$의 비축전량을 나타내었다. 이는 폴리아닐린(PANI) 매트릭스(matrix)에 균일하게 담지된 $TiO_2$(~6.5 nm)가 효과적인 연결 구조를 형성하여 전하이동현상이 증가하고, 축전이 가능한 반응면적이 증가한 것과 관련있다고 판단된다.

• 대한전자공학회논문지TC
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• 제49권7호
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• pp.56-64
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• 2012

스마트 그리드란 기존의 전력망에 정보기술을 융합하여 에너지 효율을 최적화하는 차세대 전력망을 구성하는 기술의 하나이다. 본 논문에서는 스마트그리드를 효과적으로 구축하기 위하여 기존 홈 네트워크와 연동되고 효율적인 관리 기능을 제공하는 AMI 시스템을 제안 한다. 확장된 홈 네트워크 기반의 AMI 시스템은 스마트미터, 통신 모듈, 홈 게이트웨이, 보안 모듈, 미터 데이터 관리 시스템, 전력 응용 모듈 등으로 구성된다. 제안하는 홈 네트워크는 전력소모를 줄이고 효율적인 데이터 전송이 가능할 수 있도록 IEEE 802.15.4를 기반으로 설계하였다. 제안 홈 게이트웨이는 웹 서비스를 통해 외부 관리 시스템과 에너지 소비 정보 등을 실시간으로 교환할 수 있고, AMI 시스템은 인터넷을 통하여 홈 게이트웨이와 미터 데이터 관리 시스템 간의 양방향 통신이 가능하도록 설계되었다. 정보 전달의 안전성을 얻기 위하여 보안 알고리즘을 적용 하였으며 보안 알고리즘은 대칭적 블록 암호화 방식인 AES 알고리즘을 사용하였다. 제안 시스템을 사용하는 경우 본 연구에 제한적이기는 하지만 제어를 하지 않을 경우보다 전력 소비가 평균적으로 4~42%정도 줄어드는 것을 실험 결과에서 확인할 수 있었다.

• 전자공학회논문지CI
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• 제40권1호
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• pp.59-73
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• 2003

인터넷 가상공간에서 서로 다른 언어 사이의 언어 장벽을 극복하기 위한 한 방법으로 CG 애니메이션 기술을 이용한 수화 통신 시스템이 연구되고 있다. 지금까지 연구에서는 비언어 통신 수단으로서 팔과 손의 제스춰만을 고려하였으나, 얼굴 표정이 의사전달에 중요한 요소가 된다. 특히 사실적인 감정표현보다는 얼굴 요소가 과장된 코믹한 표현이 보다 효과적이고, 또 눈썹, 눈, 입 등의 AU(Action Units)만이 아니라 뺨과 턱의 움직임도 중요한 역할을 하게 됨을 알게 되었다. 따라서 3D 표정 생성 에디터에서 AU를 추출하고, 보다 효율적을 표정 생성을 위해 FACS(Facial Action Unit)으로 분류한다. 또 기존에 표정 에디터에 비해서 제안된 표정 에디터는 PAU에 대한 강도를 강하게 줌으로써, 6가지 표정을 분리할 수 있음을 보인다. 또한 얼굴 표정 생성에서 “뺨을 올림”과 “턱을 내림”에 대한 움직임을 자동화하기 위해서 포물형 편미분식(Parabolic Partial Differential Equations)과 Runge-Kutta법을 이용하여 보다 자연스러운 표정을 생성하였다. 또한 이를 이용하여 구조가 서로 다른 아바타 모델에 감정을 재생하는 방법을 제안하였다. 본 방법을 윈도우 플렛폼에서 Visual C＋＋와 Open Inventor 라이브러리를 이용하여 구현하였으며, 실험 결과 언어의 장벽을 넘을 수 있는 비언어 통신수단으로 이용될 수 있는 가능성을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.55-65
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• 2000

본 논문에서는 CPF(Carry-Propagation-Free)의 특성을 갖는 RB(Redundant Binary)연산을 이용한 새로운 구조의 24비트 2의 보수 덧셈기를 설계하였다. TC2RB(Two's Complement to RB SUM converter)의 속도와 트랜지스터 개수를 줄이기 위해 MPPL(Modifed PPL) XOR/XNOR 게이트를 제안하고 고속 RB2TC(RB SUM to Two's Complement converter)를 사용한 두 가지 형태의 덧셈기를 제안하였다. 각 덧셈기의 특징을 살펴보면, TYPE 1 덧셈기는 VGS(Variable Group Select) 방식을 사용하여 덧셈기의 속도를 향상시켰으며 TYPE 2 덧셈기는 64비트 GCG(Group Change bit Generator)회로와 8비트 TYPE 1 덧셈기를 사용하여 속도를 향상시켰다. 64비트 TYPE 1 덧셈기의 경우 CLA와 CSA에 비해 각각 23.5%, 29.7%의 속도 향상을 TYPE 2 덧셈기의 경우 각각 41.2%, 45.9%의 속도 향상을 기대할 수 있다. 레이아웃된 24비트 TYPE 1과 TYPE 2 덧셈기의 전달지연 시간은 각각 1.4ns와 1.2ns로 나왔다. 제안한 덧셈기는 매우 규칙적인 구조를 가지고 있기 때문에 빠른 시간에 회로 설계 및 레이아웃이 가능하며 마이크로프로세서나 DSP 등과 같이 고속연산을 필요로 하는 경우에 적합하다.

• 실천공학교육논문지
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• 제14권2호
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• pp.225-234
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• 2022

다양한 역량을 기를 수 있도록 설계한 역량 기반 전공 교과목이 늘어나고 있다. 여기서 역량이란 핵심역량 혹은 전공능력, 공학교육인증의 프로그램 학습성과, NCS의 능력단위 등을 포함한다. 교육부의 대학 기본역량 진단 평가에서는 모든 전공 교과목이 해당 학과의 전공능력을 제고할 수 있도록 편성 운영할 것을 요구하고 있으며, 공학교육인증을 운영하는 학과의 전공 교과목은 프로그램 학습성과와 연계되어야 한다. 또한, 능력중심사회가 강조되면서 대두된 NCS(National Competency Standards)를 교육내용으로 구성하여 전공 교과목을 능력단위에 기반하여 개발 운영하기도 한다. 다양한 형태의 역량 기반 전공 교과목은 관련된 역량이 향상될 수 있도록 교육하고, 수행의 과정과 결과를 모두 고려하여 학생들이 어느 정도의 성취 수준을 보이는지 확인할 수 있는 역량 평가 방식을 선정하여 교육성과를 측정해야 한다. 이에, 본 논문에서는 역량과 연계된 전공 교과목에서 교육성과를 측정하기 위해 사용되고 있는 역량평가 유형을 살펴보고, 교과목 단위에서 다양한 형태의 역량을 종합하여 측정하는 평가방법을 제안하고 이를 전공 교과목에 적용한 사례를 제시한다.