• 조명전기설비학회논문지
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• 제28권6호
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• pp.40-44
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• 2014

In this paper, maximum power is the lowering device using the facility's energy use and peak load electricity through analyzing attitude should like to make it reduce its power base rate. Simulator to manage the demand for power, a maximum electric power base power from electronic watt-hour meters by a device's signal, predictive power, the current power by computing the goal of power for less than Maximum peak power and peak shift, so that you can manage, and peak York, which role you want a cut Metal heat treatment result which analyzes the data, demand for electricity company over the years of analyzing the characteristics of each load, and effects and Reducing power consumption device every month identified seven Sequence control to the load system and successful power control is about showing that the defined goals.

• 한국정보통신학회논문지
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• 제22권4호
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• pp.587-594
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• 2018

본 연구는 LSTM기반의 전력수요 변동성 평가 시스템을 제안하고 핵심모듈인 수요예측모듈의 정확성을 증명하기 보다는 실제 전력수요 모니터링 시스템 내 딥러닝을 이용하여 갑작스러운 전력패턴의 변화를 인지할 수 있는 모듈에 대한 활용 가능성을 확인하고자 한다. 웹기반 시스템에 모듈로 적용하여 관리자가 전력사용 패턴의 변동성을 판단할 수 있도록 시각화된 보고서를 제공하였다. 변동성 평가시스템의 구현 결과 관공서와 병원 등의 기관의 경우 전력사용량 데이터가 일정한 형태의 패턴을 보임을 확인하였다. 반면 주거시설과 같이 전력사용량이 상대적으로 낮은 지역의 경우 변동성 평가에는 적절하지 않았음을 확인했다.

• 한국항행학회논문지
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• 제19권3호
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• pp.250-256
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• 2015

손쉬운 제어성, 운용성 등 다양한 이유로 디지털 부하가 급증하고 있고 이와 함께 부하의 소비 패턴은 직류화 되고 있다. 그러나 공급되는 전력은 교류 전원이므로 실질적으로 필요로 하는 부하의 공급 전원인 직류 전원을 만족하기 위하여 교류 전원을 다시 직류로 변환하여 사용하고 있다. 태양광, 풍력, 연료전지 등 신재생 에너지원의 경우 직류 발전을 하는 발전원으로 교류로 변환을 통해 계통에 유입되고 다시 직류로 변환되어 부하에 공급하게 되는 다단 변환을 하게 되어 손실은 지속적으로 증가하게 된다. 에너지원의 효율적인 사용을 위한 직류 기반의 배전 시스템이 필요로 하나, 부하뿐만 아니라 보호 기능을 구현하기 위한 직류 배선용 차단기의 개발이 필요하다. 이에 본 연구에서는 영구 자석을 이용한 아크 소호 기술과 하이브리드 아크 소호 기술을 이용한 직류 아크 소호 기술에 대한 연구를 통하여 안정적인 직류 배전 시스템 운용을 위한 계통 및 기기 보호가 가능할 것으로 기대된다.

• 한국전자통신학회논문지
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• 제6권6호
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• pp.809-814
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• 2011

센서네트워크에서 주요자원문제는 에너지효율이다. 에너지를 효율적으로 사용하기 위한 방법에는 두 가지가 있다. 첫번째는 동적파워매니지먼트(DPM)이고, 두번째는 에너지효율프로토콜을 사용하는 것이다. DPM에서 파워메니저 OS는 이벤트에 관한 CPU와 각 I/O의 올바른 파워상태를 조절하는데 있다. 그러나, OS는 각 네트웤프로토콜의 내적동작에 대해서는 크게 관계가 없다. 또한, 에너지효율 프로토콜은 전파 PHY의 파워세이빙에 주요하게 맞춰져있다. 더불어, 무선 센서네트워크에서 대부분작업은 통신에 관계되어져있다. 본논문에서, 센싱부와 에드훅 무선센스노드 사이에 관계된 통신작업에서 상호협력 매니지먼트(CPM)을 통해 원치않는 파워소비을 줄일 수 있는 효율 파워메니져를 만들었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.341-346
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• 2017

In this paper, we present a 60 GHz on-off keying (OOK) modulator in a 90 nm CMOS. The modulator employs a current-reuse technique and a switching modulation for low DC power dissipation, high on/off isolation, and high data rate. The measured gain of the modulator, on/off isolation, and output 1-dB compression point is 9.1 dB, 24.3 dB, and 5.1 dBm, respectively, at 60 GHz. The modulator consumes power consumption of 18 mW, and is capable of handling data rates of 8 Gb/s at bit error rate of less than $10^{-6}$ for $231^{-1}$ PRBS over a distance of 10-cm with an OOK receiver module.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2012년도 한국컴퓨터종합학술대회논문집 Vol.39 No.1(A)
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• pp.203-205
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• 2012

최근 컴퓨터 시스템에서는 동작 주파수 증가에 따른 전력 소모량과 높은 온도문제로 인해 CPU의 성능에만 의존할 수는 없는 상황이다. 이에 따라 GPU 병렬처리 연산능력을 CPU의 범용 데이터 처리에 이용하는 기술에 대한 관심이 높아지고 있다. 하지만 CPU와 GPU의 모든 자원을 활용하기에는 이에 따른 높은 온도와 전력 상승이 문제가 된다. 따라서 본 논문에서는 GPU의 전력효율과 성능 측면에서 최적이 되는 동작 주파수에 대한 분석을 수행하고자 한다. GPU를 활용하는 API인 CUDA를 이용하여 GPU의 동작 주파수 변화에 따른 성능 변화, 전력 변화 그리고 Energy Delay에 대해서 분석한다. 실험을 통한 분석 결과 동작 주파수의 증가에 따라 성능은 최대 30%이상 증가했고, 전력소모량은 최대 약18%의 증가를 보여주었다. 또한 Energy Delay도 최대 21% 향상되는 것을 확인할 수 있었다.

• 전기전자학회논문지
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• 제18권3호
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• pp.356-361
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• 2014

This paper proposes hardware architecture of HEVC (high efficiency video coding) CABAC (context-based adaptive binary arithmetic coding) binarizer. The proposed binarizer was designed and implemented as an independent module that can be integrated into HEVC CABAC encoder. It generates each bin string of each syntax element in a single cycle. It consists of controller module, TU (truncated unary binarization) module, TR (truncated Rice binarization) module, FL (fixed length binarization) module, EGK (k-th order exp-Golomb coding) module, CALR (coeff_abs_level_remaining) module, QP Delta (cu_qp_delta_abs) module, Intra Pred (intra_chroma_pred_mode) module, Inter Pred (inter_pred_idc) module, and Part Mode (part_mode) module. The proposed binarizer was designed in Verilog HDL, and it was implemented in 45 nm technology. Its operating speed, gate count, and power consumption are 200 MHz, 1,678 gates, and 50 uW, respectively.

• ETRI Journal
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• 제35권5호
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• pp.767-774
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• 2013

In this paper, a novel parallel Viterbi decoding scheme is proposed to decrease the decoding latency and power consumption for the software-defined radio (SDR) system. It implements a divide-and-conquer approach by first dividing a block into a series of subblocks, then performing independent Viterbi decoding for each subsequence, and finally merging the surviving subpaths into the final path. Moreover, a network-on-chip-based SDR platform is used to evaluate the performance of the proposed parallel Viterbi decoding scheme. The experiment results show that our scheme can speed up the Viterbi decoding process without increasing the BER, and it performs better than the current state-of-the-art methods.

• ETRI Journal
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• 제30권5호
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• pp.729-734
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• 2008

Wireless communication systems, such as WLAN or Bluetooth receivers, employ preamble data to estimate the channel characteristics, introducing stringent settling-time constraints. This makes the use of traditional closed-loop feedback automatic gain control (AGC) circuits impractical for these applications. In this paper, a compact feedforward AGC circuit is proposed to obtain a fast-settling response. The AGC has been implemented in a 0.35 ${\mu}m$ standard CMOS technology. Supplied at 1.8 V, it operates with a power consumption of 1.6 mW at frequencies as high as 100 MHz, while its gain ranges from 0 dB to 21 dB in 3 dB steps through a digital word. The settling time of the circuit is below 0.25 ${\mu}s$.

• 한국정보전자통신기술학회논문지
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• 제11권3호
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• pp.270-276
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• 2018

This paper presents a low area 256-point pipelined FFT architecture, especially for IEEE 802.16a WiMAX systems. Radix-24 algorithm and single-path delay feedback (SDF) architecture are adopted in the design to reduce the complexity of twiddle factor multiplication. A new cascade canonical signed digit (CSD) complex multipliers are proposed for twiddle factor multiplication, which has lower area and less power consumption than conventional complex multipliers composed of 4 multipliers and 2 adders. Also, the proposed cascade CSD multipliers can remove look-up table for storing coefficient of twiddle factors. In hardware implementation with Cyclone 10LP FPGA, it is shown that the proposed FFT design method achieves about 62% reduction in gate count and 64% memory reduction compared with the previous schemes.