• 전자공학회논문지
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• 제49권12호
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• pp.219-225
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• 2012

디지털 보청기용 저전력, 저잡음 전치증폭기를 설계하였다. 본 전치증폭기는 일렛트렛 마이크로부터 싱글엔드 형태로 입력 받은 신호를 증폭한 후, 차동신호의 형태로 ADC에 전달한다. 또, 3.6, 7.2, 14.4, 28.8의 가변이득을 가지며 100Hz~10kHz의 주파수 대역에서 동작한다. 설계된 증폭기는 130nm CMOS 공정으로 제작되었으며, 1.2V 전원을 사용하여 측정한 결과 85dB의 SNR, 0.05%의 고조파 왜곡 및 $200{\mu}W$의 파워소모를 얻었다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 한국전자파학회논문지
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• 제26권11호
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• pp.992-998
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• 2015

육군 항공기류의 UHF 대역 송수신기는 규격인 MIL-STD-461F Figure CE101-4를 만족해야 한다. 항공기에 장착되는 장비이므로, 소모전력 최소화 및 주파수 간섭 최소화에 중점을 두고 장비를 설계하였다. 장비 설계 후 CE101 시험을 진행하면서 문제가 발생되었던 부분은 30 Hz에서 1 kHz에서 100 dBuA 규격 이상의 신호가 발생하였고, 발생된 신호는 송수신기에서 방사되는 10 W, 20 ms 단위의 $T_{DD}$ 50 Hz 신호로 분석되었다. 규격 만족을 위해 전류변화량을 줄여야 한다는 시험 결과를 토대로 출력증폭기의 $I_{dq}$와 $I_d$ 값을 유사하게 수정하였고, 기존 설계의 소모 전력과 주파수 간섭과 크게 차이가 없게 설계 및 제작하였다.

• 전기전자학회논문지
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• 제16권4호
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• pp.322-327
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• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.417-422
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• 2021

본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조 전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정 회로를 통해 최대 67.4 %의 mask margin을 증가시켰다.

• 한국정보통신학회논문지
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• 제25권10호
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• pp.1279-1286
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• 2021

Electrocardiogram (ECG) 신호는 심장의 이상을 조기에 진단하기 위한 좋은 지표이다. ECG 신호는 사람마다 기준이 되는 정상 신호의 형태가 다르고, 진단에 많은 데이터가 필요하다. 본 논문에서는 ECG 신호 진단을 효율적으로 가속하기 위한 OpenCL을 기반 FPGA-GPU 혼합 계층 적응형 플랫폼을 제안한다. 플랫폼에서 MIT-BIH 부정맥 신호데이터의 19870개 ECG 신호를 진단한 결과 FPGA 가속기는 진단 시간이 1.15s로 소프트웨어로 실행했을 때보다 89.94% 감소하였고, 전력 소모는 84.0% 감소하였다. GPU 가속기는 실행 시간이 소프트웨어 대비 83.56% 감소한 1.87s였으며, 전력 소모는 62.3% 감소하였다. 제안하는 FPGA-GPU 혼합 플랫폼은 FPGA 가속기보다 진단 속도가 느리지만 GPU를 이용하여 상황에 따라 유연한 알고리즘을 동작할 수 있다.

• 전기전자학회논문지
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• 제25권1호
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• pp.88-94
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• 2021

현재 사용되고 있는 RSA, ECC와 같은 공개키 암호화 기법은 소인수분해와 같은 현재의 컴퓨터로 계산이 오래 걸리는 수학적 문제를 암호화에 사용했다. 그러나 양자컴퓨터가 상용화된다면 Shor Algorithm에 의해 기존의 암호화 시스템은 쉽게 깨질 수 있다. 그로 인해 Quantum-resistant 한 암호화 알고리즘의 도입이 필요해졌고, 그중 하나로 Lattice-based Cryptography가 제안되고 있다. 이 암호화 알고리즘은 Polynomial Ring에서 연산이 행해지고, 그중 Polynomial Multiplication이 가장 큰 연산 시간을 차지한다. 그러므로 다항식 곱셈 계산을 빠르게 하는 하드웨어 모듈이 필요하고, 그중 Finite Field에서 연산 되는 FFT인 Number Theoretic Transform을 이용해서 다항식 곱셈을 계산하는 8-point NTT-based Polynomial Multiplier 모듈을 설계하고 시뮬레이션했다. HDL을 사용하여 로직검증을 수행하였고, Hspice를 사용하여 트랜지스터 수준에서 제안된 설계가 지연시간과 전력소모에서 얼마나 개선되는지를 비교 분석하였다. 제안된 설계에서 평균 지연속도 30%의 개선과 8% 이상의 전력소모 감소 효과를 볼 수 있었다.

• 한국전자통신학회논문지
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• 제19권2호
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• pp.409-416
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• 2024

빠른 고속 데이터 신호 처리 및 논리 연산을 위한 부동 소수점 연산 요구 사항이 확대됨에 따라 부동 소수점 연산 장치의 속도는 시스템 작동에 영향을 미치는 핵심 요소이다. 본 논문에서는 다양한 부동소수점 곱셈기 방식의 성능 특성을 연구하고, 캐리와 합의 형태로 부분 곱을 압축한 다음, 최종 결과를 얻기 위해 캐리 미리 보기 가산기를 사용한다. Intel Quartus II CAD 툴을 이용하여 Verilog HDL로 부동소수점 곱셈기를 기술하고 성능 평가를 하였다. 설계된 부동소수점 곱셈기는 면적, 속도 및 전력 소비에 대해 분석 및 비교하였다. 월러스 트리를 사용한 수정 부스 인코딩 방식의 FMAX는 33.96Mhz로 부스 인코딩보다 2.04배, 수정 부스 인코딩보다 1.62배, 월러스 트리를 사용한 부스 인코딩보다 1.04배 빠르다. 또한, 수정 부스 인코딩에 비해 월러스 트리를 이용한 수정 부스 인코딩 방식의 면적은 24.88% 감소하고, 전력소모도 2.5% 감소하였다.

• 유공압시스템학회논문집
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• 제6권1호
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• pp.10-16
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• 2009

Automatic power transmission systems consisted of a torque converter and several planetary gear sets, clutches and brakes are controlled by a hydraulic shift control circuit and an electronic transmission control unit. The hydraulic circuit serves for the operation of the torque converter and lubrication oil supply of the transmission system as well as for the actuation of clutches for the automatic gear shift. The complicated hydraulic control circuit constructed by many spools, solenoids, orifices and flow passages are integrated into one small valve block and it is powered by one hydraulic pump. In this paper, a test equipment was developed to measure the oil consumption of each component at various wide operating conditions. Test data about 730 sets acquired from five test items are analyzed and discussed on the oil capacity of the circuit.

• 센서학회지
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• 제33권5호
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• pp.359-365
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• 2024

Chemiresistive semiconductor metal oxide (SMO) gas sensors detect gases based on resistance changes caused by gas adsorption/desorption on SMOs. These sensors have witnessed significant advancements with the development of microelectromechanical systems (MEMS) and nanotechnology. MEMS technology has facilitated mass production, miniaturization, and uniformity across sensors. Whereas, nanotechnology has contributed to the development of high-sensitivity gas sensing materials with large surface areas, catalytic coatings, and hybrid SMO junctions. However, SMOs require activation via external energy to overcome their bandgap energy and generate hot electron carriers, which are essential for high sensitivity and fast response/recovery times. Traditionally, embedded heaters have been used for this purpose; however, micro-and nano-heaters are plagued by high power consumption and low durability, which limit their use in mobile applications. Consequently, photoactivated gas sensing using light sources (e.g., lamps and LEDs) has garnered attention as an alternative approach. This study reviewed the progress from early lamp and LED-based research to recent studies on monolithic micro-LED (µLED) based gas sensors. µLED gas sensors facilitate room-temperature operation and ultra-low power consumption within the microwatt range. Consequently, they are highly suitable for integration into consumer electronics, smart farms, smart factories, and mobile gas sensors.