• 융합신호처리학회논문지
• /
• 제15권4호
• /
• pp.169-175
• /
• 2014

NG-SDH 시스템은 광케이블 통하여 연결된 네트워크이다. 네트워크 동기제어기는 광전송시스템에서 데이터 동기에서 필수적이다. 본 논문에서 SOPC(system on a programmable chip) 설계 기술을 활용하여 네트워크 동기제어기를 설계한다. 설계를 위해 Altera사의 FPGA를 활용하고, FPGA안에는 32Bit CPU, DPRAM(dual port ram), 디지털 입출력포트, 송신 및 수신 프레이머, 위상차 검출기 등이 포함되어있다. 설계된 네트워크 동기제어기는 ITU-T G. 813에서 권고하는 동기기준(일시적인 응답에서의 MTIE, 원더 특성시 MTIE 및 TDEV, Holdover시 MTIE)을 만족함을 확인할 수 있다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2000년도 하계학술대회 논문집 D
• /
• pp.3181-3183
• /
• 2000

As the fact that the simple data of text and sound in early year have been changed to be high quality images and sounds. PLL(Phase-Locked Loop) system plays an important role in communication system. VCO(Voltage Controlled Oscillator) is the most important part in PLL system because it can have critical effects on operation of PLL. Recently, it has been raised the necessity of high speed and high accuracy circuit application. In this paper, a new differential voltage clamped VCO using negative-skewed path is suggested. Using a dual-delay scheme to implement the VCO, higher operation frequency and wider tuning are achieved simultaneously. The dual-delay scheme means that both the negative skewed delay paths and the normal delay paths exist in the same ring oscillator. The negative skewed delay paths decrease the unit delay time of the ring oscillator below the single inverter delay time. As a result, higher operation frequency can be obtained. The whole characteristics of VCO are simulated by using HSPICE. Simulation results show that the resulting operating frequencies are 50% higher than those obtainable from the conventional approaches.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.271-274
• /
• 1999

This paper proposes a simple architecture of digital dividing block in dual-modulus prescaler phase-locked loop used in the wireless communication. Proposed architecture eliminates a swallow counter in the conventional one and demonstrates the advantages in reducing the power consumption and the gate-counts. Therefore, it is suitable for small die area and low power applications. The circuit is designed in a standard 0.35${\mu}{\textrm}{m}$ CMOS process.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권3호
• /
• pp.342-348
• /
• 2015

This paper presents a 1.9-GHz digital ${{\Delta}{\Sigma}}$ fractional-N PLL with a finite impulse response (FIR) filter embedded for noise suppression. The proposed digital implementation of FIR provides a simple method of increasing the number of taps without complicated calculation for gain matching. This work demonstrates 32 tap FIR filtering for the first time and successfully filtered the in-band phase noise generated from delta-sigma modulator (DSM). Design considerations are also addressed to find the optimum number of taps when the resolution of time-to-digital converter (TDC) is given. The PLL, fabricated in $0.11-{\mu}m$ CMOS, achieves a well-regulated in-band phase noise of less than -100 dBc/Hz for the entire range inside the bandwidth of 3 MHz. Compared with the conventional dual-modulus division, the proposed PLL shows an overall noise suppression of about 15dB both at in-band and out-of-band region.

• 전기전자학회논문지
• /
• 제23권3호
• /
• pp.800-804
• /
• 2019

본 논문은 2.4 GHz 대역의 IoT용 주파수합성기를 위한 이중-루프 구성의 서브-샘플링 디지털 PLL을 소개한다. PLL은 초기에 주파수 분주기를 사용하는 coarse locking을 수행하며, 이 후 최종적으로는 주파수 분주기를 사용하지 않는 서브-샘플링 방식의 fine locking loop로 스위칭하게 된다. DTC를 사용하여 양자화 에러 제거를 수행하며 이를 통해 특정 타이밍 범위를 갖는 고해상도 TDC를 사용함으로써 낮은 인-밴드 위상잡음 특성을 가질 수 있다. 본 논문에서는 또한 coarse loop와 fine loop간의 위상 오프셋을 제거하기 위한 보정 회로를 제안하였다. Coarse locking이 진행되는 동안 fine loop의 위상 에러를 예측하고, 이를 다시 coarse loop에 보상함으로써 빠른 락킹 타임과 안정적인 동작을 확보하였다. 회로는 SystemVerilog 및 Verilog 언어로 모델링 및 Register-Transfer Level (RTL) 수준으로 설계 되었으며 시뮬레이션을 통해 충분히 그 동작이 검증되었다.

• 전력전자학회논문지
• /
• 제25권3호
• /
• pp.235-241
• /
• 2020

In this paper, we propose the bus/bypass synchronization phase lock loop (B-Sync PLL) method using each phase voltage controller of a parallel UPS inverter. The B-Sync PLL included in each phase voltage control system of parallel UPS inverters has the transient response and the phase synchronization error at grid normal or blackout. The validity of this method is verified by simulation and experiment. As a result, the parallel UPS inverters using the proposed method confirmed that the output phase was continuously synchronized when a grid blackout, improving the transient response characteristics for stable load power supply and equal load sharing.

• 한국통신학회논문지
• /
• 제25권1B호
• /
• pp.183-192
• /
• 2000

본 논문에서는 전류펌핑 알고리즘을 이용한 클락 동기용 3.3V 단일 공급 전압하에서 3-250MHz 입력 록킹 범위를 갖는 2중 루프 구조의 CMOS PLL 회로를 설계하였다. 본 논문은 전압 제어 발진기 회로의 전압대 주파수의 선형성을 향상시키기 위한 전류펌핑 알고리즘을 이용한 PLL 구조를 제안한다. 설계된 전압 제어 발진기 회로는 75.8MHz-1GHz 의 넓은 주파수 범위에서 높은 성형성을 가지고 동작한다. 또한, 록킹 되었을 때 루프 필터 회로를 포함한 저하 펌프 회로의 전압 변동 현상을 막는 위상 주파수 검출기 회로를 설계하였다. 0.6$\mu\textrm{m}$ N-well single-poly triple metal CMOS 공정을 사용하여 모이 실험 한 결과, 125MHz의 입력 주파수를 갖고 1GHz의 동작 주파수에서 3.5$\mu\textrm{s}$의 록킹 시간과 92mW의 전력 소모를 나타내었다. 측정 결과 V-I 컨버터 회로를 포함한 VCO 회로의 위상 잡음은 100kHz의 옵셋 주파수에서 -100.3dBc/Hz를 나타내었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2001년도 추계학술대회 논문집 전기물성,응용부문
• /
• pp.53-55
• /
• 2001

A dual probe laser Doppler vibrometer (LDV) that has one laser source and provides two independent object beams has been developed for the first time. An electronic circuit that converts light signal to electronic signal has been also developed using phase locked loop(PLL). It was found that this types of dual probe LDV can be used in differential mode and self-vibration compensation mode.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
• /
• pp.476-478
• /
• 2006

A prescaler is an essential building block for PLL-based frequency synthesizers and must satisfy high-speed and low-power characteristics. The design of D-flip flips used in the prescaler implementation is thus critical. In this paper a 64/65, 128/129 dual-modulus prescaler is designed using a $0.25{\mu}m$ CMOS process. In the design a new dynamic D-flip flop is employed, where glitches are minimized using discharge suppression scheme, speed is improved by making balanced propagation delay, and low power consumption is achieved by removing unnecessary discharge. The designed prescaler operates up to 2.5GHz and consumes 3.1mA at 2.5GHz operation.

• 대한전자공학회논문지SD
• /
• 제49권8호
• /
• pp.35-40
• /
• 2012

DC-DC 컨버터에서 넓은 범위의 부하에 대하여 높은 효율을 유지하기 위해서는 PWM과 PFM을 함께 사용하는 듀얼 모드 제어 방식이 흔히 사용된다. 듀얼 모드 벅 컨버터는 부하 조건에 따라서 PWM이나 PFM을 선택해서 동작하므로, 모드 제어를 위한 부가 회로로 인하여 칩 면적이 증가하고 제어 방식이 변경되는 구간에서는 최적화된 효율을 얻을 수 없다. 본 논문에서는 전류 모드의 PWM 제어 회로에서 사용하는 발진기 대신에 PLL 기반의 발진기를 사용함으로써 추가적인 제어 회로 없이 PWM과 PFM의 통합된 제어 방식으로 동작하는 벅 컨버터를 제안함으로써 듀얼 모드 벅 컨버터의 단점을 해결했다. 제안한 통합 제어 방식의 벅 컨버터는 PSIM 시뮬레이션을 통하여 검증하였으며, 설계된 벅 컨버터 회로를 Cadence Spectre로 시뮬레이션 결과 250mA의 부하에서 최대 효율은 94.7%이고 10mA의 경부하에서 효율은 85.4%이다.