• 한국전자통신학회논문지
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• 제14권3호
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• pp.461-466
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• 2019

본 논문에서는 일반적인 마이크로스트립 안테나의 이득을 넓히기 위해 많이 사용되는 적층형 구조에 이중 급전과 L형 인셋 급전 선로 매칭회로를 이용하여 이득 및 대역폭 특성을 개선하는 연구를 하였다. 제안된 구조는 주패치 안테나의 두 개의 방사 에지(edge)에 각각 L 모양의 인셋 급전회로를 갖는 급전 선로를 연결한 구조이다. 그리고 기생패치는 주패치 위에 적절한 거리를 두고 놓여 있는 구조이다. 주패치의 크기는 공진주파수가 목표로 하는 주파수 대역의 중심 주파수에 근접하도록 설계한다. 측정 결과 단일 급전보다 관심 있는 2.3~2.7GHz 대역에서 대역폭은 180MHz 이상 증가되었고 2.7Ghz에서 최대 2.5dBi의 이득 향상을 얻을 수 있었다.

• 센서학회지
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• 제8권1호
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• pp.1-9
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• 1999

하나의 PZT 압전세라믹스 소자를 이용하여 종파와 청파를 동시에 송 수신할 수 있는 이중 모우드 초음파 센서에 관하여 이론적으로 고찰하고 실제로 제작하였다. 제작된 초음파 센서가 이중 모우드로 동작할 수 있는 최적조건을 찾기 위해 압전매질에서 파동의 전파방정식을 이론적으로 해석하고 이것으로부터 Euler의 회전 규칙으로 압전소자를 회전하여 절단 가능한 모든 면에 대해서 종파와 횡파의 동시 발생 기구를 조사하였다. 이론적인 해석결과를 확인하기 위하여 제작된 PZT 압전 세라믹스 소자를 종파와 횡파를 효율적으로 송 수신할 수 있는 회전각으로 절단하여 초음파 센서를 제작하고 주파수 변화에 따른 임피던스 변화를 측정하였다. 또한 여기서 제작된 초음파 센서를 스테인레스 스틸(STS303)로 제작된 지연선(delay line)으로 실험한 결과 하나의 초음파 센서로 종파와 횡파를 우수하게 송 수신할 수 있었다.

• 한국전자파학회논문지
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• 제18권3호
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• pp.257-264
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• 2007

본 논문은 IEEE 802.11a의 표준 규격$(5.15\sim5.25\;GHz,\;5.25\sim5.35\;GHz,\;5.725\sim5.825\;GHz)$을 하나로 통합할 수 있는 광대역, 고이득 안테나를 설계 및 제작하였다. 광대역 구현을 위해 사각 패치에 평행한 이중 슬롯을 삽입하였으며, 동축 프로브 급전 방식을 적용하여 슬롯에 의한 정전 성분을 상쇄시키고, $\lambda_g/4$ 임피던스 변환기를 Taper형 선로로 구성하여 광대역 임피던스 정합이 용이하게 하였다. 안테나의 이득을 개선하기 위하여 $2\times2$ 배열 구조로 최종 설계하였으며, 최종 제작한 안테나는 $5.01\sim5.95\;GHz(B/W\doteqdot940\;MHz)$ 대역에서 return loss -10 dB 이하의 양호한 반사 손실과 13 dBi 이상의 높은 이득을 얻을 수 있었다.

• Journal of Electrical Engineering and Technology
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• 제9권6호
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• pp.2224-2236
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• 2014

The performance of an isolated high voltage full bridge converter is improved using a voltage doubler. In a conventional high voltage full bridge converter, the diode of the transformer secondary voltage undergoes a voltage spike due to the leakage inductance of the transformer and the resonance occurring with the parasitic capacitance of the diode. In addition, in the phase shift control, conduction loss largely increases from the freewheeling mode because of the circulating current. The efficiency of the converter is thus reduced. However, in the proposed converter, the high voltage dual converter consists of a voltage doubler because the circulating current of the converter is reduced to increase efficiency. On the other hand, in the proposed converter, an input current is distributed when using parallel input / serial output and the output voltage can be doubled. However, the voltages in the 2 serial DC links might be unbalanced due to line impedance, passive and active components impedance, and sensor error. Considering these problems, DC injection is performed due to the complementary operations of half bridge inverters as well as the disadvantage of the unbalance in the DC link. Therefore, the serial output of the converter needs to control the balance of the algorithm. In this paper, the performance of the conventional converter is improved and a balance control algorithm is proposed for the proposed converter. Also, the system of the 1.5[kW] PCS is verified through an experiment examining the operation and stability.

• 전기학회논문지
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• 제62권12호
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• pp.1712-1718
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• 2013

This paper proposes a compact dual-band 3-way power divider that helps lowering the weight of a transceiver for the L-band or multi-purpose satellite communication. Instead of the multi stages or tapering which ends up with loss accumulation and size-growth, the non-linear dispersive phases from the metamaterial CRLH(composite right and left-handed) properties are obtained by the accurate formulation and implemented by the short transmission line segments. Firstly, the CRLH dual-band two-way unequal power divider and equal power divider are separately designed. And then, the input of the two-way equal power divider is plugged in the output port of the unequal one, and the entire geometry is slightly adjusted for the desirable performance. The circuit analysis and full-wave simulation are used to predict the frequency responses and validated by the measurement of the prototype. Besides, the size-reduction effect is addressed.

• Journal of electromagnetic engineering and science
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• 제18권2호
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• pp.117-128
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• 2018

In this paper, compact linear dual polarized series-fed $1{\times}2$ linear and $2{\times}2$ planar arrays antennas for airborne SAR applications are proposed. The proposed antenna design consists of a square radiating patch that is placed on top of the substrate, a quarter wave transformer and $50-{\Omega}$ matched transformer. Matching between a radiating patch and the $50-{\Omega}$ microstrip line is accomplished through a direct coupled-feed technique with the help of an impedance inverter (${\lambda}/4$ impedance transformer) placed at both horizontal and vertical planes, in the case of the $2{\times}2$ planar array. The overall size for the prototype-1 and prototype-2 fabricated antennas are $1.9305{\times}0.9652{\times}0.05106{{\lambda}_0}^3$ and $1.9305{\times}1.9305{\times}0.05106{{\lambda}_0}^3$, respectively. The fabricated structure has been tested, and the experimental results are similar to the simulated ones. The CST MWS simulated and vector network analyzer measured reflection coefficient ($S_{11}$) results were compared, and they indicate that the proposed antenna prototype-1 yields the impedance bandwidth >140 MHz (9.56-9.72 GHz) defined by $S_{11}$<-10 dB with 1.43%, and $S_{21}$<-25 dB in the case of prototype-2 (9.58-9.74 GHz, $S_{11}$< -10 dB) >140 MHz for all the individual ports. The surface currents and the E- and H-field distributions were studied for a better understanding of the polarization mechanism. The measured results of the proposed dual polarized antenna were in accordance with the simulated analysis and showed good performance of the S-parameters and radiation patterns (co-pol and cross-pol), gain, efficiency, front-to-back ratio, half-power beam width) at the resonant frequency. With these features and its compact size, the proposed antenna will be suitable for X-band airborne synthetic aperture radar applications.

• 한국정보통신학회논문지
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• 제14권11호
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• pp.2541-2547
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• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 한국정보전자통신기술학회논문지
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• 제10권5호
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• pp.455-461
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• 2017

본 논문에서는 읽기 모드에서 BL (Bit Line)의 전압을 DL (Data Line)에 전달하는 시간을 줄이기 위해 기생하는 커패시턴스가 큰 distributed DB 센싱 방식 대신 기생하는 커패시턴스가 작은 local DL 센싱 방식을 제안하였다. 그리고 읽기 모드에서 NMOS 스위치를 빠르게 ON 시키는 BL 스위치 회로를 제안하였다. 또한 BL 노드 전압을 VDD-VT로 선 충전하는 대신 DL 클램핑 회로를 사용하여 0.6V로 클램핑 하고 차동증폭기를 사용하므로 읽기 모드에서 access 시간을 35.63ns로 40ns를 만족시켰다. $0.13{\mu}m$ BCD 공정을 기반으로 설계된 512Kb EEPROM IP의 레이아웃 면적은 $923.4{\mu}m{\times}1150.96{\mu}m$($=1.063mm^2$)이다.

• International Journal of Aeronautical and Space Sciences
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• 제16권3호
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• pp.445-450
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• 2015

Generally, Low Earth Orbit (LEO) satellites are used to collect image or video from earth's surface. The collected data are stored on-board and/or transmitted to the main ground station directly or via polar ground station using terrestrial line. Today, an intersatellite link between a LEO and a GEO satellite allows transmission of the collected data to the main ground station through the GEO satellite. In this study, an approach for a continuous communication starting from LEO through GEO to ground station is proposed by determining the optimum ground station locations. In doing so, diverse ground stations help to determine the GEO orbit as well. Cross-correlation of the long term daily rainfall averages are multiplied with the logarithmic correlation of the sites to calculate the joint correlation of the diverse ground station locations. The minimum values of this joint correlation yield the optimum locations of the ground stations for Q/V-band communication and satellite control operations. Results for several case studies are listed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.387-394
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• 2016

This paper presents a fully digital delay locked loop (DLL) that can acquire lock in four clock cycles with a resolution of a 1/4 NAND-delay. The proposed DLL with a multi-dither-free phase detector acquires the initial lock in four clock cycles with 1/2 NAND-delay. Then, it utilizes a multi-dither-free phase detector, a region accumulator, and phase blenders, to improve the resolution to a 1/4 NAND-delay. The region accumulator which continuously steers the control registers and the phase blender, adaptively controls the tracking bandwidth depending on the amount of jitter, and effectively suppresses the dithering jitter. Fabricated in a 65 nm CMOS process, the proposed DLL occupies $0.0432mm^2$, and consumes 3.7 mW from a 1.2-V supply at 2 GHz.