• 한국통신학회논문지
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• 제19권11호
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• pp.2067-2080
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• 1994

최근, 디지털 이동 통신 시스템에서, Blind 등기화와 Carrier Recovery의 결합에 관한 관심이 점점 증가하고 있다. 본 논문에서는 변조된 QAM신호를 위한 Blind 등화기와 다양한 Carrier Recovery의 결합한 새로운 수신기를 제시하였다. Godard blind 등화기, Map estimation Costas loop, Generalized Costas loop, Leclert loop, Angular Form loop를 간단히 검토한 후, 등화기와 CR loop의 결합형태를 갖는 두가지 수신기 구조를 제시한다. 몬테 카를로 시뮬레이션 기법을 사용하여, 본 논문에서 제시한 두가지 수신기 구조가 정상상태에서 잘 동작 됨을 확인할 수 있다.

• 대한전자공학회논문지
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• 제19권3호
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• pp.37-45
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• 1982

본 논문은 변형된 디지탈 Costas loop에 관한 논문으로서 제1부의 계속이다. 본 제2부 논문에서는 시스템에 잡음이 있을 경우 그의 성능을 해석하였다. 입력신호가 white Gaussian 잡음이 첨가되면 고려되는 DPLL의 noise process는 phase error detertor의 tan-1(·)함수에 의해서 Rician이 됨을 보였다. 이 경우 Chapman-Kolmogorov 방정식을 수치적으로 풀므로써 1차와 2차 loop phase error의 steady state probability density함수, mean 및 variance를 얻었으며 이 결과를 컴퓨터 시뮬레이tus에 의해서 입중하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.55-56
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• 2017

본 논문에서는 동일면 도파관(CPW; coplanar waveguide) 급전 방식을 이용하여 실내 디지털 TV(DTV)용 광대역 루프 안테나를 설계하였다. 제안된 루프 안테나는 정사각형 루프와 중앙 급전점을 연결하는 두 개의 원형 섹터로 구성되며, 아래쪽 원형섹터에 CPW 급전선로가 삽입된 형태이다. CPW 급전선로는 DTV응용을 위해 75옴 포트 임피던스와 정합하도록 설계되었으며, 중간 주파수 대역에서 임피던스 정합을 개선하기 위한 슬롯이 접지면에 추가되었다. 최적화된 안테나를 FR4 기판에 제작하고 특성을 실험한 결과, 전압 정재파비(VSWR; voltage standing wave) < 2인 대역이 463-1,280 MHz으로 DTV 대역에서 동작하는 것을 확인하였다.

• 전자공학회논문지A
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• 제33A권5호
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• pp.165-171
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• 1996

A noncoherent full-digital PN(pseudo noise) code acquisition/tracking loop has been presetned and implemented in FPGA for the CDMA band-limited direct-sequence spread-spectrum (DS-SS) signals. It employs a simple decimator to control of local PN code phase to lower the hardware cost, and a second order loop to enable the more accurate tracking. The proposed acquisition/tracking loop has been designed in RTL-level VHDL, synthesized into logic gates using the design analyzer of synopsys software, implemented in an ALTERA FPGA chip, and tested. The number of logic gates used in the implemented FPGA chip is around 7000. The functionality has been verified using a PC interface circuitry and a logic analyzer.

• 한국통신학회논문지
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• 제22권8호
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• pp.1774-1781
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• 1997

본 논문은 잔류 측대파(vestigial sideband; VSB) 변조를 이용한 CATV 및 HDTV에서 주파수 및 위상 동기 루프 (frequency & phase lock loop; FPLL)의 완전 디지털 구현을 위한 알고리듬과 하드웨어 구조를 제안한다. 미국의 대연합(Grand-Alliance)에서 제안된 VSB 변조를 위한 CATV 및 HDTV 수신기는 아날로그 신호처리를 통하여 반송파 복구를 수행한다. 그러므로 향후 단열 칩 ASIC 개발에 상당한 부담을 주는 구조이다. 본 논문에서는 VSB 변조 방식의 이러한 문제점을 해결하기 위하여 수신된 신호를 기저 대역 근처의 IF 신호로 떨어뜨린 후 아날로그-디지털(AD) 변환을 통하여 모든 신호처리를 디지털 영역에서 할 수 있는 FPLL 구조를 제안한다. 제안된 시스템은 주파수 풀-인(pull-in) 영역이 -200KHz- +250KHz 정도의 우수한 성능을 보여준다. 그리고 위상 잡음의 영향을 최소화 하면서 빠른 포착 성능을 유지하기 위하여 루프 필터의 대역폭을 적응적으로 가변하는 특징을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.317-319
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• 2003

HILS(Hardware In-the Loop Simulation)은 임베디드(Embedded) 시스템의 개발과 시험에 많이 이용된다. 임베디드(Embedded) 시스템은 시스템의 운전 환경에서 쉽고, 철저하게 그리고 반복해서 시험할 수 없을 때 사용된다. HILS는 빠르고 경제적으로 제품을 개발하는데 유효하다. 또한 생산품이 생산을 시작한 후에 심각한 문제점들이 발견될 가능성을 상당히 줄여주어 생산품 개발 시간동안에 설계 최적화와 하드웨어/소프트웨어 디버깅을 실행하는데 도움을 준다. 본 연구는 Digital Governor의 성능을 확인하기 위해 스팀터빈 플랜트와 동기 발전기를 포함한 시뮬레이터를 HIL(Hardware In-the Loop Simulator)로 구현하였으며, 실시간으로 시스템의 응답을 확인할 수 있도록 소프트웨어로 구성하였다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1492-1497
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• 2017

본 논문에서는 동일면 도파관(CPW; coplanar waveguide)으로 급전된 실내 디지털 TV(DTV)용 광대역 루프 안테나의 설계 방법에 대하여 연구하였다. 제안된 루프 안테나는 정사각형 루프와 중앙 급전점을 연결하는 두 개의 원형 섹터로 구성되며, 아래쪽 원형섹터에 CPW 급전선로가 삽입된 형태이다. CPW 급전선로는 DTV응용을 위해 75옴 포트 임피던스와 정합하도록 설계되었으며, 중간 주파수 대역에서 임피던스 정합을 개선하기 위한 슬롯이 접지면에 추가되었다. 원형 섹터 사이의 간격과 접지면 슬롯의 위치와 크기 변화에 따른 입력 반사계수와 이득 특성을 분석하여 최적의 설계 변수를 도출하였다. 최적화된 안테나를 FR4 기판에 제작하고 특성을 실험한 결과, 전압 정재파비(VSWR; voltage standing wave) < 2인 대역이 463-1,280 MHz으로 DTV 대역(470-806 MHz)에서 동작하는 것을 확인하였다.

• 한국통신학회논문지
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• 제19권8호
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• pp.1464-1474
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• 1994

GPS(Global Positional System)는 인공위성을 이용하여 언제, 어디서나 자신의 위치를 정확히 측정할 수 있는 항법 시스템이다. 본 논문에서는 이 GPS 신호에서 항법 데이터를 복원하는 수신기의 지연동기 루프를 이론적으로 해석하고, 디지털 로직으로 설계하였다. 또한 동기과정의 논리동작을 분석하였다. 설계한 시스템은 수신된 C/A(coarse/acquisition) 코드와 수신기에서 발생된 C/A 코드와의 상관값을 구하는 상관기, 선택된 위성의 C/A 코드를 발생시키는 C/A코드 발생기, 그리고 C/A코드의 위상과 클럭속도를 조절할 수 있도록 C/A 코드 발생기의 클럭을 만드는 직접 디지탈 클럭 발생기로 구성된다. 제안한 디지탈 지연동기루프 시스템을 해석한 결과, 시스템 입력 신호전력이 -113.98dB이상이면 시스템이 90%이상의 검파 능력을 갖음을 확인하였다. 디지탈동기루프이 입력신호 즉, A/D 컴버터 전단의 입력신호 크기에 따라 디지탈 동기 루프의 성능 그래프와 문턱전압의 크기에 따른 성능분석의 그래프를 시뮬레이션을 통하여 분석하였다. 그리고 설계된 디지탈 지연동기루프를 로직 시뮬레이션한 결과, GPS 항법 데이타를 정확히 복원함을 확인하였다. 개선됨을 알 수 있었다.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1992년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 19-21 Oct. 1992
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• pp.112-116
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• 1992

In this paper, a fuzzy logic controller(FLC) is designed for the pointing loop of the spin-stabilized platform. For the fuzzy inference, a fuzzy accelerator board using the Togai InfraLogic software and digital fuzzy processor(DFP110FC) is designed, and a validation of an algorithm for fuzzy logic control is also presented. The pointing loop of the spin-stabilized platform using FLC has better performance of step responses than a proportional controller in case of same loop hain through the software simulation and the experiment of implemented hardware.