• 한국정보통신학회논문지
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• 제8권1호
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• pp.18-27
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• 2004

본 논문에서는 다 채널 무선전송시스템에서 RF증폭기(SSPA)의 비 선형과 백-오프동작에 따른 기저대역 디지털변조신호의 왜곡을 분석하였다. OFDM 다 채널 무선전송시스템에서 적용되는 SiGe HBT의 바이어스 전류를 가변 시켜 설계한 SSPA의 비 선형 전력전달함수를 구하고 이 전달함수에 수학적으로 비 선형 모델링 함수와 비교 분석함으로서 최적 바이어스조건을 구하였다. RF 증폭기에 입력전력을 가변 시켰을 때 SSPA의 대역-내에서의 출력전력과 대역-외에서의 출력전력을 구했으며, 입력전력에 따른 디지털 변조신호의 성상도 왜곡을 분석하였다. 본 연구의 결과는 선형동작을 위한 RF증폭기의 적응바이어스 설계와 선형화를 위한 SSPA의 백-오프 동작 최적 바이어스를 결정하는데 매우 유용하게 응용될 수 있다.

• Annals of Clinical Neurophysiology
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• 제2권1호
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• pp.8-12
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• 2000

Purpose : The rapid development and wide popularity of Digital EEG(DEEG) is due to its convenience, accuracy and applicability for quantitative analysis. These advantages of DEEG make one hesitate to use analog EEG(AEEG). To assess the advantage of DEEG system utilizing AEEG(DAEEG) over conventional AEEG and the clinical applicability, a DAEEG system was developed and applied to animal model Methods : Sprague-Dawley rat as status epilepticus model were used for collecting the EEG data. After four epidural electrodes were inserted and connected to 8-channel analog EEG(Nihon-Kohden, Japan), continous. EEG monitoring via computer screen was done from two rats simultaneously. EEG signals through analog amplifier and filters were digitized at digital signal processor and stored in Windows-based pentium personal computer. Digital data were sampled at a rate of 200 Hz and 12 bit of resolution. Acquisition software was able to carry out 'real-time view, sensitivity control and event marking' during continuous EEG monitoring. Digital data were stored on hard disk and hacked-up on CD-ROM for off-line review. Review system consisted of off-line review, saving and printing out interesting segment and annotation function. Results: This DAEEG system could utilize most major functions of DEEG sufficiently while making a use of an AEEG. It was easy to monitor continuously compared to Conventional AEEG and to control sensitivity during ictal period. Marking the event such as a clinical seizure or drug injection was less favorable than AEEG due to slowed processing speed of digital processor and central processing unit. Reviewing EEG data was convenient, but paging speed was slow. Storage and management of data was handy and economical. Conclusion : Relatively simple digital EEG system utilizing AEEG can be set-up at n laboratory level. It may be possible to make an application for clinical purposes.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.52-57
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• 2011

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 이용하여 초고속 디지털 인터페이스 응용을 위한 4-채널 광 송신기를 구현하였다. 특히 VCSEL 드라이버 회로 내에 피드포워드 기법을 사용하였고, 프리앰프 회로 내에 펄스 폭 컨트롤 기법을 사용함으로써, 채널 당 2.5-Gb/s 동작속도를 가지며, 4mA의 바이어스 전류 및 $2{\sim}8mA_{pp}$의 모듈레이션 전류를 구동하고, 펄스 폭 왜곡을 줄이는 효과를 갖는다. 4-채널 광 송신기 어레이 칩의 면적은 $1.0{\times}1.7mm^2$ 이며, 단일 1.8V 전원전압에서 최대전류 구동 시 채널당 35mW의 낮은 전력을 소모한다.

• 한국수산과학회지
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• 제51권2호
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• pp.178-186
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• 2018

A chirp-echo data acquisition and processing system was developed for use as a simplified, PC-based chirp echo-sounder with some data processing software modules. The design of the software and hardware system was implemented via a field-programmable gate array (FPGA). Digital signal processing algorithms for driving a single-channel chirp transmitter and dual-channel receivers with independent TVG (time varied gain) amplifier modules were incorporated into the FPGA for better real-time performance. The chirp-echo data acquisition and processing system consisted of a notebook PC, an FPGA board, and chirp sonar transmitter and receiver modules, which were constructed using three chirp transducers operating over a frequency range of 35-210 kHz. The functionality of this PC-based chirp echo-sounder was tested in various field experiments. The results of these experiments showed that the developed PC-based chirp echo-sounder could be used in the acquisition, processing and analysis of broadband acoustic echoes related to fish species identification.

• ETRI Journal
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• 제30권5호
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• pp.729-734
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• 2008

Wireless communication systems, such as WLAN or Bluetooth receivers, employ preamble data to estimate the channel characteristics, introducing stringent settling-time constraints. This makes the use of traditional closed-loop feedback automatic gain control (AGC) circuits impractical for these applications. In this paper, a compact feedforward AGC circuit is proposed to obtain a fast-settling response. The AGC has been implemented in a 0.35 ${\mu}m$ standard CMOS technology. Supplied at 1.8 V, it operates with a power consumption of 1.6 mW at frequencies as high as 100 MHz, while its gain ranges from 0 dB to 21 dB in 3 dB steps through a digital word. The settling time of the circuit is below 0.25 ${\mu}s$.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1013_1014
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• 2009

In this paper, the electrical interfaces used in between COMS satellite bus and Ka-band communication payload are analyzed to verify the robustness of data bus. The purpose of the serial data bus of satellite is to allow serial data transfer between one bus controller or source equipment to several user terminals or slave equipments. A serial data bus in COMS satellite is mainly used for Channel Amplifier and Digital Control Unit of Ka-band Payload.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2002년도 종합학술발표회 논문집 Vol.12 No.1
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• pp.16-20
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• 2002

This paper describes the resistive FET mixer with low IF for the 4-Ch DBF(Digital Beam Forming) receiver with LNA(Low Noise Amplifier). This DBF receiver based on the direct conversion method is generally suitable for high-speed wireless mobile communications. A radio frequency(RF), a local oscillator(LO) and an intermediate frequency(IF) considered in this research are 2.09 ㎓, 2.08 ㎓ and 10㎒, respectively. The RF input power, LO input power and Vgs are used -10㏈m, 6㏈m and -0.4 V, respectively. In the 4-Ch resistive FET mixer with LNA, the measured IF and harmonic components of 10㎒, 20㎒, 2.09㎓ and 4.17㎓ are about -12.5 ㏈m, -57㏈m, -40㏈m and -54㏈m, respectively. The IF output power observed at each channel of 10㎒ is about -12.5㏈m and it is higher 27.5 ㏈m than the maximum harmonic component of 2.09㎓. Each IF output spectrum of the 4-Ch is observed almost same value and it shows a good agreement with the prediction.

• Journal of Positioning, Navigation, and Timing
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• 제4권3호
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• pp.115-122
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• 2015

Global Positioning System (GPS) is used in various fields such as communications systems, transportation systems, e-commerce, power plant systems, and up to various military weapons systems recently. However, GPS receiver is vulnerable to jamming signals as the GPS signals come from the satellites located at approximately 20,000 km above the earth. For this reason, various anti-jamming techniques have been developed for military application systems especially and it is also required for commercial application systems nowadays. In this paper, we proposed a dual-channel Global Navigation Satellite System (GNSS) RF ASIC for digital pre-correlation anti-jam technique. It not only covers all GNSS frequency bands, but is integrated low-gain/attenuation mode in low-noise amplifier (LNA) without influencing in/out matching and 14-bit analogdigital converter (ADC) to have a high dynamic range. With the aid of digital processing, jamming to signal ratio is improved to 77 dB from 42 dB with proposed receiver. RF ASIC for anti-jam is fabricated on a 0.18-μm complementary metal-oxide semiconductor (CMOS) technology and consumes 1.16 W with 2.1 V (low-dropout; LDO) power supply. And the performance is evaluated by a kind of test hardware using the designed RF ASIC.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.505-508
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• 2000

본 논문에서는 16채널 혹은 8채널의 센서를 통해 들어오는 저주파대역의 아날로그 신호를 수집하고. 수집된 데이터를 실시간으로 처리하기 위한 고속의 신호처리 기능이 결합된 통합 DSP (Digital Signal Processor)시스템을 구현하였다. 구현된 시스템은 휴대가 용이하도록 소형으로 설계되어 있으며 노트북 등의 이동형 장비에 활용되도록 USB 인터페이스를 채택하였으며, 장치간의 네트워크 구성이 가능하도록 Ethernet 인터페이스를 추가하였다 Digital Signal Processor는 Texas Instrument 사의 TMS320C6701 부동소수점 연산방식의 고성능 DSP를 사용하여 16채널의 실시간 신호 분석이 가능하게 하였으며, ICP 센서 구동용 전류 공급부를 내장하여 센서 선택의 폭을 넓히었고, programmable gain amplifier인 PGA202증폭기를 사용하여 입력신호가 작을 경우 최대 1000배, 즉 60dB까지 입력신호를 증폭하여 수집 및 분석할 수 있다. 200kSPS의 샘플링 레이트와 16bit resolution을 가지는 AD976 A/D converter를 사용하여 채널당 0～6kHz의 신호대역폭을 가지며,differential 입력시 8 채널,single ended 입력시 16 채널의 입력 신호의 수집 및 분석이 가능하다. Windows 응용프로그램에서는 사용자가 원하는 입력신호 및 스펙트럼 실시간 분석, 입력신호 기록 및 저장, RPM 측정 및 분석, 외부 트리거 및 레벨 트리거를 이용한 입력신호 제어와 수집된 데이터를 바탕으로 원하는 제어가 가능한 응용프로그램 제작에 활용될 라이브러리가 포함된다.

• 전자공학회논문지SC
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• 제37권6호
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• pp.25-34
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• 2000

본 논문에서 범용의 CMOS 트랜지스터 공정을 사용하여 250-Mbps 10-채널 CMOS 광 수신기 어레이칩을 설계하였다. 이러한 광 수신기 어레이는 병렬 광 신호 전송 시스템의 성능을 결정하는 가장 중요한 블록이며 이를 CMOS 트랜지스터로 설계함으로써 낮은 단가의 시스템의 구현을 가능하게 하였다. 각 데이터 채널은 집적화 된 광 검출 소자 및 여러 단의 증폭기로 구성된 아날로그 프런트-엔드, D-FF (D-flip flop)과 칩 외부 구동기로 구성된 디지털 블록으로 구성되어 있다. 전체 칩은 광 수신기 어레이와 데이터의 동기식 복원을 위해 PLL (Phase-Lock Loop) 회로로 구성 되어있다. 설계한 광 수신기 어레이 칩은 0.65-㎛ 2-poly, 2-metal CMOS 공정을 사용하여 제작하였으며, 각 채널은 ±2.5V의 전원 전압에 대하여 330㎽의 소비 전력을 보였다.