• Journal of Positioning, Navigation, and Timing
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• 제6권4호
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• pp.211-221
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• 2017

Ellipsodially referenced survey (ERS) is considered as one of the challenging issues in the hydrographic surveys due to the fact that the bathymetric data collected by this technique can be readily transformed either to the geodetic or the chart datum by application of some geoscientific models. Global Navigation Satellite Systems (GNSS) is a preferred technique to determine the ellipsoidal height of a vessel reference point (RP) because it provides cost-effective and unprecedentedly accurate positioning solutions. Especially, the GNSS-derived heights include heave and dynamic draft of a vessel, so as for the reduced bathymetric solutions to be potentially free from these corrections. Although over the last few decades, differential GNSS (DGNSS) has been widely adopted in the bathymetric surveys, it only provides limited accuracy of the vertical component. This technical barrier can be effectively overcome by adopting the so-called GNSS carrier phase (CPH) based techniques, enhancing accuracy of the height solution up to few centimeters. From the positioning algorithm standpoint, the CPH-based techniques are categorized under absolute and relative positioning in post-processing mode; the former is precise point positioning (PPP) correcting errors by the global or regional models, the latter is post-processed kinematic positioning (PPK) that uses the differencing technique to common error sources between two receivers. This study has focused on assessment of achievable accuracy of the ellipsoidal heights obtained from these CPH-based techniques with a view to their applications to hydrographic surveys where project area is, especially, few tens to hundreds kilometers away from the shore. Some field trials have been designed and performed so as to collect GNSS observables on static and kinematic mode. In this paper, details of these tests and processed results are presented and discussed.

• 한국항해항만학회지
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• 제28권8호
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• pp.715-719
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• 2004

본 논문은 개인용 컴퓨터(PC)에 적합한 EMC 필터의 제작에 대해서 다룬다. PC는 CPU를 포함한 여러 소자들이 모여 있어 각 장치 간에 서로 많은 간섭이 일어날 수 있고, PC와 연결되는 여러 외부 장치들에 영향을 받아 불요 전자파가 많이 발생필 수 있다. 따라서 본 연구에서는 PC를 측정대상기기(EUT)로 하여 임피던스에 적합한 노이즈 저감 필터를 제작하였다. 관통형(Feed-through) 컨덴서와 높은 투자율을 가진 페라이트 비드로 구성된 필터를 제작한 필터와 함께 적용하여 PC용 EMC 필터를 제작하였다. 실험을 통해서 제작한 필터가 10 MHz～1.5 GHz에서 삽입손실이 40 dB 이상 감쇠되며, CISPR Pub. 22 규격과 IEC 61000-4-4의 level 4까지 만족함을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.19-27
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• 2007

본 논문에서는 공급전압 변화에 둔감한 Gbps급 저전력 LVDS I/O회로를 설계하였다. 제안된 LVDS I/O는 1.8 V, $0.18\;{\mu}m$ TSMC 공정을 이용하여 설계, 시뮬레이션 및 검증하였다. 설계된 LVDS I/O회로는 송신단과 수신단을 포함한다. 제안하는 송신단은 phase splitter와 SC-CMFB를 이용한 출력버퍼로 구성된다. phase splitter의 출력은 공급 전압이 변화하여도 $50{\pm}2%$의 duty cycle을 가지며 $180{\pm}0.2^{\circ}$의 위상차를 가진다. 출력 버퍼는 SC-CMFB를 이용하여 허용 가능한 $V_{CM}$ 전압 값인 $1.2{\pm}0.1V$을 유지하도록 설계하였다. $V_{OD}$전압 또한 허용범위에서 최소값인 250 mV를 갖도록 설계하여 저전력 동작이 가능하도록 구성하였다 수신단은 38 mV의 히스테리시스 전압값을 가지면서 DC옵셋 전압값이 $0.2{\pm}2.6 V$로 넓은 공통 모드전압 범위가 가능하도록 설계하였고 공급전압 변화에도 rail-to-rail로 복원할 수 있는 기능을 가지고 있다. 또한, 수신단은 1 GHz에서 38.9 dB의 높은 전압 이득을 갖도록 설계하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1006-1011
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• 2018

본 논문은 멀티비트 플라잉 커패시터의 전압제어를 이용한 3-레벨 벅 변환기를 제안한다. 기존의 3-레벨 벅 변환기는 플라잉 커패시터 전압을 제어하지 못하여 동작이 불안정하거나 플라잉 커패시터 전압을 제어하는 회로가 PWM방식에 적용되지 못하는 문제가 있었다. 또한 부하전류에 증가할 때 인덕터 전압에 오차가 발생하였다. 본 논문에서 제안하는 구조는 입력이 4개인 차동증폭기와 공통모드 피드백 회로를 이용하여 PWM모드에서 플라잉 커패시터 전압을 제어할 수 있다. 또한 3비트 플라잉 커패시터 전압 제어회로를 제안하여 부하전류에 따른 3-레벨 벅 변환기의 동작을 최적화할 수 있으며 슈미트 트리거 회로를 이용한 삼각파 생성 회로를 제안하였다. 제안하는 3-레벨 벅 변환기는 $0.18{\mu}m$ CMOS 공정으로 설계되었으며 2.7~3.6V의 공급 전압 범위와 0.7V~2.4V의 출력 전압 범위를 갖는다. 동작 주파수는 2MHz, 부하전류 범위는 30mA~500mA이며 출력 전압 리플은 최대 32.5mV로 측정되었다. 측정 결과 130mA의 부하전류에서 약 85%의 최대 전력변환 효율을 보인다.

• 한국추진공학회지
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• 제3권4호
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• pp.12-22
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• 1999

Class-B 증폭기를 사용하는 가진기 시스템의 운용으로 인하여 다른 전자 시스템에 전자파 장해가 나타날 수 있으며, 이런 경우에 사용자가 이 장해를 해결하기 위하여 필요한 대책을 마련하기를 요구하고 있다. 한 가진기 시스템에서는 공통모드 잡음전압의 효과를 줄이기 위하여 Class-D 증폭기에서 차동증폭기가 사용되었고, 다른 가진기 시스템에서는 접지루프를 막기 위하여 변압기가 삽입되었다. 이 방법들은 이전에 발생하였던 불필요한 진동의 감소를 보여주고 있다. 전하증폭기의 변압기가 접지루프를 방지하기 위하여 Class-AB 증폭기를 사용한 가진기 시스템에서 수 년간 사용되었으나, Class-D 증폭기를 사용하는 가진기 시스템에서 이것은 잡음에 민감하였다. 따라서 전하증폭기와 진동 제어분석 시스템 사이의 접지루프를 변압기를 사용하지 않고 해결하였다. 이 방법의 유용성이 실험결과를 통하여 확인되었다.

• 대한기계학회논문집B
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• 제31권2호
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• pp.188-194
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• 2007

New diesel engines equipped with common-rail injection systems and advanced engine management control allow drastic decreases in the production of particulate matters and nitrogen oxides with a significant advantage in terms of the fuel consumption and $CO_2$ emissions. Nevertheless, the contribution of exhaust gas after treatment in the ultra low emission vehicles conception has become unavoidable today. Recently the passive type DPF(Diesel Particulate Filter Trap) system for diesel passenger vehicle has been manufactured into mass production from a French automotive maker since the year of 2000. This passive DPF system fully relies on the catalytic effects from additives blended into the diesel fuel and additives injected into the DPF system. In this study, the effects of PM regeneration in the commercial diesel passenger vehicle with the passive type DPF system were investigated in chassis dynamometer CVS(constant volume sampler)-75 mode. As shown in this experimental results, the DPF regeneration was observed at temperature as low as $350^{\circ}C$. And the engine-controlled the DPF regeneration founded to be one of the most promising regeneration technologies. Moreover, the durability of this DPF system was evaluated with a season weather in terms of the differential pressure and exhaust gas temperature traces from a road test during the total mileage of 80,000km.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1379-1385
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• 2009

본 논문에서는 모바일 디스플레이 디지털 인터페이스용 저전력 고속 수신기 회로를 제안하였다. 새롭게 제안된 저전력 수신기 회로는 바이어스 전류인 싱크 전류와 소스 전류를 공급전압, 공정, 온도 및 공통 모드 입력 전압의 변 동에 대해 둔감하도록 설계되었다. 3.0V${\sim}$3.6V의 전원전압과 -40${\sim}$85$^{\circ}$C의 온도에서 450Mbps 이상의 고속 데이터 수신이 가능하다. 그리고 모의 실험결과 소모전류는500${\mu}$A 이하이다. 테스트 칩은 매그나칩 0.35${\mu}$m CMOS 공정을 이용하여 제작되었으며, 테스터 결과 데이터 수신기 회로와 데이터 복원 회로가 정상적으로 동작하는 것을 확인하였다.

• Journal of Animal Science and Technology
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• 제64권4호
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• pp.752-769
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• 2022

Wheat gluten is an increasingly common ingredient in poultry diets but its impact on the small intestine in chicken is not fully understood. This study aimed to identify effects of high-gluten diets on chicken small intestines and the variation of their associated transcriptional responses by age. A total of 120 broilers (Ross Strain) were used to perform two animal experiments consisting of two gluten inclusion levels (0% or 25%) by bird's age (1 week or 4 weeks). Transcriptomics and histochemical techniques were employed to study the effect of gluten on their duodenal mucosa using randomly selected 12 broilers (3 chicks per group). A reduction in feed intake and body weight gain was found in the broilers fed a high-gluten containing diet at both ages. Histochemical photomicrographs showed a reduced villus height to crypt depth ratio in the duodenum of gluten-fed broilers at 1 week. We found mainly a significant effect on the gene expression of duodenal mucosa in gluten-fed broilers at 1 week (289 differentially expressed genes [DEGs]). Pathway analyses revealed that the significant DEGs were mainly involved in ribosome, oxidative phosphorylation, and peroxisome proliferator-activated receptor (PPAR) signaling pathways. These pathways are involved in ribosome protein biogenesis, oxidative phosphorylation and fatty acid metabolism, respectively. Our results suggest a pattern of differential gene expression in these pathways that can be linked to chronic inflammation, suppression of cell proliferation, cell cycle arrest and apoptosis. And via such a mode of action, high-gluten inclusion levels in poultry diets could lead to the observed retardation of villi development in the duodenal mucosa of young broiler chicken.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.