• 센서학회지
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• 제1권1호
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• pp.13-21
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• 1992

Hall 소자 및 OP-앰프의 장점을 동시에 살린 'Hall 소자를 이용한 자기연산증폭기'를 구성하였다. 이 자기연산증폭기는 높은 입력임피던스 회로와 두 신호의 차 신호를 하나의 신호로 변환하는 회로를 반드시 필요로 하고, 또 이것을 연산처리하기 위해 궤환 입력을 받아 들일 수 있어야 한다. 본 논문에서는 이러한 특성을 만족하는 새로운 '두 신호의 차 신호를 하나의 신호로 변환하는 연산증폭기(DSCOP)'를 제안하였다. 그리고 제안된 DSCOP와 Hall 소자를 이용하여 자기연산증폭기를 설계하여 그 특성을 시뮬레이션 하였으며, 실지로 시스템을 개별소자로 구성하여 측정하였다.

• Journal of information and communication convergence engineering
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• 제17권4호
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• pp.285-289
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• 2019

A 1.9-GHz linear CMOS power amplifier is presented. An adaptive bias circuit (ABC) that utilizes an AC ground to detect the power level of the input signal is proposed to enhance the linearity and efficiency of the power amplifier. The ABC utilizes the second harmonic component as the input to mitigate the distortion of the fundamental signal. The input power level of the ABC was detected at the AC ground located at the V_DD node of the power amplifier. The output of the ABC was fed into the inputs of the power stage. The input signal distortion was mitigated by detecting the input power level at the AC ground. The power amplifier was designed using a 180 nm RFCMOS process to evaluate the feasibility of the application of the proposed ABC in the power amplifier. The measured output power and power-added efficiency were improved by 1.7 dB and 2.9%, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권4호
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• pp.283-288
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• 2008

A post-linearization technique for the differrential CMOS LNA is presented. The proposed method uses an additional cross-coupled common-source FET pair to cancel out the third-order intermodulation ($IM_3$) current of the main differential amplifier. This technique is applied to enhance the linearity of CMOS LNA using $0.18-{\mu}m$ technology. The LNA achieved +10.2 dBm IIP3 with 13.7 dB gain and 1.68 dB NF at 2 GHz consuming 11.8 mA from a 1.8-V supply. It shows IIP3 improvement by 6.6 dB over the conventional cascode LNA without the linearizing circuit.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.389-391
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• 2011

본 논문에서는 VDR(VHF Data Radio)용 선형 25Watt 고출력 증폭기 회로를 설계하고 제작하여 특성을 측정하였다. VDR의 주파수 대역은 117.975~137MHz이고, CSMA(Carrier Sense Multiple Access) 다중 접속방식, D8PSK(Differential Eight Phase Shift Keyed), 25kHz 채널 대역폭을 사용한다. 또한 DO-281A MOPS에 규정된 출력 전력 및 심볼 배열 에러, 불요파 방사, 인접채널 전력을 만족해야 한다. 설계한 고출력증폭기는 DO-281A 표준을 만족한다.

• 한국전자파학회논문지
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• 제28권10호
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• pp.832-835
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• 2017

본 논문은 고속 무선 데이터 통신을 위한 V-band 차동 저잡음 증폭기를 65-nm CMOS 공정을 이용하여 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 3단 공통소스 구조이며, MOS 커패시터를 이용한 커패시턴스 중화 기법을 적용하였고, 트랜스포머를 이용하여 각 단의 임피던스 정합을 구현하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 이득 23 dB을 보이며, 3 dB 대역폭은 6 GHz이다. 제작한 칩의 크기는 패드를 포함하여 $0.3mm^2$이며, 1.2 V 공급 전원에서 32 mW의 전력을 소비한다.

• 대한전기학회논문지:시스템및제어부문D
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• 제50권11호
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• pp.550-556
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• 2001

The computerized cardiac analysis system, which acquires and analyzes the electrical activation signal propagating along the surface of the heart, is indispensible equipment for the open heart surgery and electrical cardiac study. In this paper, the design requirement and the electrical circuit analysis are performed to construct the multi-channel cardiac activation pre-amplifier necessary for a signal conditioning circuit. The general 64 channel configuration is expanded into 128 channels to enhance the spatial resolution on the mapped surface of the heart. The 128 channels pre-amplifier consists of input circuit, differential amplifier, right leg driven circuit and isolation part. It has distinct features; high voltage protection, leakage current limitation, isolation and the maximization of common mode rejection ratio with respect to the half-cell potential difference due to different electrode materials. The final pre-amplifier circuit is assembled with 8 boards, each of which composing of 16 channels.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1995년도 춘계학술대회
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• pp.68-70
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• 1995

A low-noise pre-amplifier is developed for use in Topographic Brain Mapping system. It consists of signal generator, signal amplifier with a impedance converter, shield driver, body driver, differential amplifier, and isolation amplifier. Pre-amplifier circuit is designed with the concept of isolation and active body and shield driver. This amplifier shows the good noise behavior, high CMRR, high input impedance, low leakage current and high IMRR.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.1163-1166
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• 1999

In this paper, A CMOS power amplifier for PCS is designed with 0.65-$\mu\textrm{m}$ CMOS technology. Differential cascode structure is used which has good reverse isolation and wide voltage swing. This amplifier circuits consist of three stages which are power amplification stage, driver stage and power control stage. We obtain output power of 30 ㏈m, IMD3 of -31㏈c and efficiency of 30 % at input power of 4 ㏈m.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.459-460
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• 2020

The design of a low distortion class E amplifier with a frequency of 6.78MHz for a wireless power transfer is presented. The amplifier with a differential out is designed to reduce the harmonics of the output current. The harmonic characteristics of various types of the class E amplifiers are compared through the simulation study.

• 한국전자파학회논문지
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• 제29권5호
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• pp.393-396
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• 2018

본 논문은 65-nm 저전력 CMOS 공정을 이용해 94 GHz 대역 저잡음 증폭기를 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 트랜스포머를 사용해 각 단 및 입출력 임피던스 정합 회로를 구성했다. 제작한 저잡음 증폭기는 94 GHz에서 최대 전력 이득 25 dB을 보이며, 3-dB 대역폭은 5.5 GHz이다. 제작한 칩의 면적은 패드를 포함해 $0.3mm^2$이며, 1.2 V 공급 전원에서 46 mW의 전력을 소비한다.