• 센서학회지
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• 제4권2호
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• pp.14-21
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• 1995

본 논문은 전력설비와 뇌방전에 의하여 발생하는 시변자장을 측정할 수 있는 능동성 자장측정계에 대하여 기술하였다. 자장측정계는 루우프형 센서, 차동증폭기로 동작되는 능동성 적분기로 이루어졌다. 시변자장측정계와 교정장치의 이론적 원리 및 설계방법에 대하여 제시하였으며, 교정실험으로부터 주파수대역 $270\;Hz\;{\sim}\;2.3\;MHz$, 응답감도 128 $mV/{\mu}T$를 얻었고, 교정실험계에서 자장센서범위의 자계의 세기는 ${\pm}3\;%$이내로 균일하였다. 적용실험으로는 대전류 발생장치에 의하여 모의 뇌임펄스전류와 진동성 임펄스전류를 발생시켜서 인가전류와 검출자장의 파형을 비교하였으며, 이의 결과는 거의 일치하였고, 편차는 0.5 %이내이었다.

• 비파괴검사학회지
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• 제33권2호
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• pp.181-186
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• 2013

가역투자율을 이용하여 차세대 에너지 설비 재료로 사용되는 첨단 페라이트강의 잔여수명을 비파괴적으로 평가하고자 하였다. 가역투자율 측정법은 가역투자율 값이 자기 히스테리시스 루프의 미분과 동일하다는 이론을 기반으로 하게 된다. 측정 원리는 한 가진진동수로 가변된 락-인 증폭기를 사용하여 탐지코일에 유도된 조화성분들의 진폭 값을 기본으로 한다. 가역투자율의 피크 간격, 비이커스 경도 그리고 인장강도는 시효된 샘플들에서 시효시간이 증가함에 따라서 감소하였다. 가역투자율의 피크 간격과 라손-밀러 파라미터의 관계를 통해 첨단 페라이트강의 잔여수명을 비파괴적으로 예측하는 것이 가능해진다.

• 한국전자파학회논문지
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• 제27권9호
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• pp.825-833
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• 2016

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 사용한 저 전력 고 이득 주파수 상향변환기를 이용하여 IEEE 802.15.4 규격을 만족하는 직접 변환 송신기를 제안 및 설계한다. 설계된 RF 직접 변환 송신기는 차동입력 디지털-아날로그 변환기, 수동 저역통과 필터, 가변이득 증폭기, Quadrature 주파수 상향 변환기 그리고 차동 출력 구동증폭기로 구성되어 있다. 제안하는 직접변환 송신기에서 핵심적인 부분은 2.4 GHz Zigbee 규격을 저 전력으로 구동하는데 있다. 특히 Quadrature 주파수 상향변환기는 이득 Boosting을 통하여 적은 전류 소모로도 충분한 이득과 선형성을 보이고 있다. 측정결과, 공급전압 1.2 V에서 송신기의 총 소모 전류는 7.8 mA이고, 최대 출력 전력은 0 dBm 이상 그리고 -30 dBc의 ACPR(Adjacent Channel Power Ratio)을 나타내고 있다.

• 한국광학회지
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• 제11권2호
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• pp.108-113
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• 2000

본 논문에서는 새롭게 제안한 ASE 차동 감시 방법을 이용하여 EDFA의 이득 과도 현상 및 정상상태의 이득 오차를 제어하는 방법에 대해 기술한다. 현재까지 EDFA의 과도현상을 해결하기 위해 제안된 방법들은 대부분 제어에 있어서 특정한 기준점을 필요로 하기 때문에 다양한 규격을 갖는 증폭기들에 적용하고자 할 때에는 증폴기 각각의 특성을 측정하여 제어 파라미터를 변경하거나 제어 회로를 수정해야 하는 불편이 있어Te. 본 논문에서는 이를 해결하기 위한 방법으로서 이득 대력양단의 ASE 파워를 서로 비교하여 얻은 이득 평탄도의 변화를 이득의 변화로 간주하는 이득 오차 검출기를 제안하였다. 제안한 방법은 이득과 이득 평탄도의 1:1 대응관계를 이용하는 것으로서, 밀도 반전의 변화를 직접적으로 반영할 뿐만 아니라, 그 동작에 있어서 제어 회로의 기준점을 필요로 하지 않기 때문에 하나의 회로를 서로 다른 이득 특성을 갖는 증폭기에 회로의 변경 없이 적용할 수 있다는 장점을 가지고 있다. 이를 검증하기 위해 실제 제작된 EDFA 및 여러 개의 EDFA로 연결된 링크를 대상으로 완전한 이득 고정 시스템을 구현하였는데 제작된 증폭기의 정상상태 이득 및 이득 고정 시스템의 설계 파라미터에 무관하게 정확한 이득 고정 성능을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.493-502
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• 2001

기존의 논리 테스팅에 비하여 여러 가지 장점을 가지는 전류 테스팅을 위하여 새로운 내장형 전류 감지 회로를 설계하였다. 본 논문에서 제안된 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 전류와 인버터의 전류 발생 특성에 의해 복사되어진 전류를 비교함으로서 시험 대상 회로의 고장 존재 여부를 감지하여 Pass/Fail 신호로 발생시킨다. 설계된 회로는 차동 증폭 형태의 증폭기와 비교기로 이루어져 있으며, 시험 대상 회로의 전류를 복사해 내기 위한 인버터를 포함하고 있어서 총 10개의 트랜지스터와 3개의 인버터를 사용한다. 본 논문에서 제안된 내장형 전류 감지 회로는 고장 테스트를 위하여 별도의 클럭을 사용하지 않는다. 또한 모드 선택이 필요하지 않아 on-line 테스팅이 가능하며, Pass/Fail 신호를 칩의 외부로 전달하는 출력단자 하나를 제외하고는 별도의 제어단자가 필요하지 않은 장점을 가진다. HSPICE를 사용한 컴퓨터 모의 실험을 통하여 시험 대상 회로에 삽입된 고장을 정확하게 검출해 낼 수 있음을 확인하였다. 제안된 내장형 전류 감지 회로가 칩의 전체 면적에서 차지하는 면적소모는 8×8 병렬 승산기를 시험 대상 회로로 사용한 경우에 약 4.34 %로 매우 작아서 내장형 전류 감지회로에 의한 면적 소모에 대한 부담은 거의 없는 것으로 측정되었다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.114-121
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• 2005

본 논문에서는 고속 동작을 위한 multi SHA(ammple and hold amplifier) 구조의 파이프라인 A/D 변환기 (analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 연결하여 multi SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point에 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7 비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 한국정보통신학회논문지
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• 제22권7호
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• pp.993-1000
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• 2018

본 논문에서는 셀프-캐스코드 구조를 이용한 LDO 레귤레이터를 제안하였다. 셀프-캐스코드 구조의 소스 측 MOSFET의 채널 길이를 조절하고, 드레인 측 MOSFET의 바디에 순방향 전압을 인가함으로써 최적화하였다. 오차 증폭기 입력 차동단의 셀프-캐스코드 구조는 높은 트랜스컨덕턴스를 가지도록, 출력단은 높은 출력 저항을 가지도록 최적화하였다. 제안 된 LDO 레귤레이터는 $0.18{\mu}m$ CMOS 공정을 사용하였고, SPECTERE를 이용하여 시뮬레이션 되었다. 제안 된 셀프-캐스코드 구조를 이용한 LDO 레귤레이터의 로드 레귤레이션은 0.03V/A로 기존 LDO의 0.29V/A보다 급격하게 개선되었다. 라인 레귤레이션은 2.23mV/V로 기존 회로보다 약 3배 향상되었다. 안정화 속도는 625ns로 기존 회로보다 346ns 개선되었다.

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1709-1716
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• 2007

본 논문에서는 고속 동작을 위한 다중 SHA(sample and hold amplifier) 구조의 파이프라인 A/D 변환기(analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 하는 다중 SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 대한전자공학회논문지TC
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• 제46권12호
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• pp.6-13
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• 2009

X-대역의 위상 배열 시스템에 응용 가능한 전력 증폭기, 6-bit 위상 변위기, 6-bit 디지털 감쇠기 및 SPDT 송수신 스위치를 각각 설계 및 측정하였다. 모든 회로는 CMOS 0.18 um 공정을 사용하여 구현되었다. 전력 증폭기는 2-단 차동 및 cascode 구조를 가지며, 20 dBm 의 P1dB, 19%의 PAE 의 성능을 8-11 GHz 주파수 대역에서 보였다. 6-bit 위상 변위기는 Embedded switched filter 구조를 가지며, 스위치용 nMOS 트랜지스터 및 마이크로스트립 선로로 인덕턴스를 구현하였다. $360^{\circ}$ 위상 제어가 가능하며 위상 해상도는 $5.6^{\circ}$ 이다. 8-11 GHz 주파수 대역에서 RMS phase 및 amplitude 오차는 $5^{\circ}$ 및 0.8 dB 이하이며, 삽입손실은 약 $-15.7\;{\pm}\;1,1\;dB$ 이다. 6-bit 디지털 감쇠기는 저항 네트워크와 스위치가 결합된 Embedded switched Pi-및 T-구조이며, 위상 배열 시스템에서 요구하는 낮은 통과 위상 변동 특성을 가지는 구조가 적용되었다. 최대 감쇠는 31.5 dB 이며 진폭 해상도는 0.5 dB 이다. 8-11 GHz 주파수 대역에서 RMS amplitude 및 phase 오차는 0.4 dB 및 $2^{\circ}$ 이하이며, 삽입손실은 약 $-10.5\;{\pm}\;0.8\;dB$ 이다. SPDT 송수신 스위치는 series 및 shunt nMOS 트랜지스터의 쌍으로 구성되었으며 회로의 면적을 최소화하기 위해 1개의 수동 인덕터만으로 SPDT 기능을 구현하였다. 삽입손실은 약 -1.5 dB, 반사손실은 -15 dB 이하이며, 송수신 격리 특성은 -30 dB 이하이다. 각각의 칩 면적은 $1.28\;mm^2$, $1.9mm^2$, $0.34\;mm^2$, $0.02mm^2$ 이다.

• 비파괴검사학회지
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• 제23권4호
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• pp.315-321
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• 2003

고온, 고압에서 운용되고 있는 설비의 안전성을 평가하기 위해서는 사용시간 동안 열화된 물성을 정기적으로 점검하여 설비의 잔여수명을 평가해야 한다. 본 연구에서는 교류 섭동 자기장을 인가하여 구한 가역투자율 값을 이용하여 1Cr-1Mo-0.25V 강의 잔여수명을 평가하기 위한 자기적 방법을 제시하고자 한다. 이 방법은 자기이력곡선의 미분값인 가역투자율이 보자력에서 첨두 값을 갖는 특성을 이용하였으며, 측정원리는 교류 섭동 자기장의 주파수에 동조된 록-인 증폭기를 사용하여 탐지코일에 유도된 제 1 고조파의 전압을 측정하는 것이다. 가역투자율의 첨두값 간격 (peak interval of reversible magnetic permeability: PIRMP)과 비커스 경도는 열화가 진행됨에 따라 감소하였다 따라서 비커스 경도와 PIRMP상관관계에 의해 연화곡선을 구할 수 있고, 이 연화곡선에 의해 터빈로터 강의 잔여수명을 평가할 수 있다.